JP5382635B2 - 二重データ経路処理のための装置および方法 - Google Patents

二重データ経路処理のための装置および方法 Download PDF

Info

Publication number
JP5382635B2
JP5382635B2 JP2007505615A JP2007505615A JP5382635B2 JP 5382635 B2 JP5382635 B2 JP 5382635B2 JP 2007505615 A JP2007505615 A JP 2007505615A JP 2007505615 A JP2007505615 A JP 2007505615A JP 5382635 B2 JP5382635 B2 JP 5382635B2
Authority
JP
Japan
Prior art keywords
control
data processing
data
configurable
instructions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007505615A
Other languages
English (en)
Other versions
JP2007531135A (ja
Inventor
サイモン・ノウルズ
Original Assignee
エヌビディア・テクノロジー・ユーケー・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エヌビディア・テクノロジー・ユーケー・リミテッド filed Critical エヌビディア・テクノロジー・ユーケー・リミテッド
Publication of JP2007531135A publication Critical patent/JP2007531135A/ja
Application granted granted Critical
Publication of JP5382635B2 publication Critical patent/JP5382635B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/3013—Organisation of register space, e.g. banked or distributed register file according to data content, e.g. floating-point registers, address registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G06F9/3891—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute organised in groups of units sharing resources, e.g. clusters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
    • G06F9/3897—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)
  • Devices For Executing Special Programs (AREA)
  • Hardware Redundancy (AREA)

Description

本発明はコンピュータプロセッサ、同じ機能の方法、及びコンピュータのための命令セットを備えるコンピュータプログラム製品に関する。
コンピュータプロセッサの速度を上げるために、先行技術アーキテクチャは、命令を実行するために、二重実行経路（dual execution path）を使用している。二重実行経路プロセッサは、プロセッサ速度を上げるために、機能の並行処理を使用して、単一命令複数データ（ＳＩＭＤ）原則に従い機能することができる。
しかしながら、二重実行経路及びＳＩＭＤ処理の使用にもかかわらず、プロセッサ速度を増加させる継続的な必要性がある。典型的な二重実行経路プロセッサは２つの実質的に同一のチャンネルを使用し、その結果それぞれのチャンネルは制御コードとデータ経路コードを取り扱う。既知のプロセッサが３２ビット標準符号化と１６ビットの「深い（dense）」符号化の組合せをサポートする一方で、そのような方式は、１６ビットフォーマットの利用できる少ないビットによる意味内容の不足を含むいくつかの不都合に苦しむ。
さらに、従来の多目的デジタル信号プロセッサは、例えば畳み込み、高速フーリエ変換、トレリス／ビタビ符号化、相互関係、有限インパルス応答フィルタ、及びその他の機能のような専門化された機能を実行することを具備する多目的の特定アルゴリズムのアプリケーションに適合できない。
本発明による一実施形態において、制御とデータ処理能力を有するコンピュータプロセッサが提供される。上記コンピュータプロセッサは、命令を復号する復号ユニットと、固定オペレータを具備する第１データ実行経路と、少なくとも設定可変オペレータ（configurable operators）を具備する第２データ実行経路とを備え、上記設定可変オペレータがデータ処理命令のオペコード部分により少なくともいくつかを選択可能である複数の予め定義された設定を有するデータ処理装置とを備え、上記復号ユニットは、データ処理命令が、固定データ処理機能あるいは設定可変データ処理機能のいずれを定義するかを検出可能とし、上記復号ユニットは、固定データ処理命令が検出されたときには第１データ実行経路へ、設定可変データ処理命令が検出されたときには設定可変データ実行経路へ、処理するためのデータをコンピュータシステムに提供させる。
さらなる関連した実施形態において、上記復号ユニットは、それぞれのパケットが複数の命令を備える、メモリからの命令パケットの流れを復号可能とする可能性がある。また上記復号ユニットは、命令パケットがデータ処理命令を具備するかどうかを検出可能とする可能性がある。上記設定可変オペレータは、４ビット以上のビットから成るマルチビット、あるいはワードのレベルを具備するマルチビット値のレベルで設定可変である可能性がある。上記第１データ実行経路の複数の固定オペレータは、単一命令複数データ原則に従い独立した通路で複数の固定機能を実施するために設けられる可能性がある。また上記第２データ実行経路の複数の設定可変オペレータは、単一命令複数データ原則に従い異なる通路で複数の機能を実行するために設けられる可能性がある。
他の関連した実施形態において、上記第２実行経路の設定可変オペレータは、実行される機能の性質を決定する設定情報を受信するために設けられる可能性がある。この情報は、設定可変データ処理機能を定める命令のフィールドから受信される可能性がある。上記第２実行経路の設定可変オペレータは、相対的相互接続性を制御する情報を備える設定情報を受信するために設けられる可能性がある。上記コンピュータプロセッサは更に上記第２データ実行経路の設定可変オペレータと関連する制御マップを備える可能性があり、上記制御マップは、設定可変データ処理命令から少なくとも１つの設定ビットを受信可能とし、かつ設定情報をそれに応答する設定可変オペレータに提供可能とする。上記設定情報は、上記設定可変オペレータにより実施される機能の性質を決定する可能性があり、そして２以上の上記設定可変オペレータの間で相互接続性を制御する可能性がある。
さらに関連した実施形態において、上記第２実行経路の設定可変オペレータは、実行される機能の性質を決定する設定情報か、設定可変データ処理命令以外のソースからの相互接続性を制御する設定情報のいずれかを受信するために設けられる可能性がある。上記第２データ実行経路の少なくとも１つの設定可変オペレータが、結果記憶装置に結果を戻す前の２計算より大きな実行深さでデータ処理命令を実行することを可能とする可能性がある。上記コンピュータプロセッサは、設定可変データ処理命令からデータ処理オペコードを受信し、１以上の上記設定可変オペレータへの提供に適切であるようにそれらを切り替えるスイッチ機構を備える可能性がある。また上記コンピュータプロセッサは、１以上の上記設定可変オペレータから結果を受信し、１以上の上記設定可変オペレータから結果を受信し、１以上の結果記憶装置と帰還ループへの提供に適切であるように結果を切り替えるスイッチ機構を備える可能性がある。また上記コンピュータプロセッサは、上記第２データ実行経路の設定可変オペレータへの提供のために、設定可変データ処理命令から受信された設定ビットを設定情報へマッピングする複数の制御マップを備える可能性がある。また上記コンピュータプロセッサは、制御マップから設定情報を受信し、それを上記第２データ実行経路の設定可変オペレータへの提供に適切であるように切り替えるスイッチ機構を備える可能性がある。また上記コンピュータプロセッサは、乗累算オペレータ、算術オペレータ、状態オペレータ、及び交差通路交換機のうちの１以上から選択される設定可変オペレータを備える可能性がある。またコンピュータプロセッサは、高速フーリエ変換、逆高速フーリエ変換、ビタビ符号化／復号化、ターボ符号化／復号化、及び有限インパルス応答計算、及びその他の相互関係あるいは畳み込みから選択される１以上の機能を実施可能とする命令セットのオペレータを備える可能性がある。
本発明による別の実施形態において、制御とデータ処理能力を有するコンピュータプロセッサの方法が提供され、上記コンピュータプロセッサは固定オペレータを具備する第１データ実行経路と、少なくとも設定可変オペレータを具備する第２データ実行経路とを備え、上記設定可変オペレータがデータ処理命令のオペコード部分により少なくともいくつかを選択可能である複数の予め定義された設定を有する。上記方法は、上記複数のデータ処理命令の少なくとも１つのデータ処理命令が、固定データ処理機能あるいは設定可変データ処理機能のいずれを定義するかを検出するために、複数の命令を復号し、コンピュータシステムに固定データ処理命令が検出されたときには上記第１データ実行経路へ、設定可変データ処理命令が検出されたときには上記設定可変データ実行経路へ、処理するためのデータを提供させる原因となり、その結果を出力する。
本発明による別の実施形態において、コンピュータプロセッサの原因となるプログラムコード手段を備えるコンピュータプログラム製品が提供され、上記コンピュータプロセッサは、固定オペレータを具備する第１データ実行経路と、少なくとも設定可変オペレータを具備する第２データ実行経路とを備えるデータ処理装置とを備え、上記設定可変オペレータがデータ処理命令のオペコード部分により少なくともいくつかを選択可能である複数の予め定義された設定を有し、上記複数のデータ処理命令の少なくとも１つのデータ処理命令が、固定データ処理機能あるいは設定可変データ処理機能のいずれを定義するかを検出するために、複数の命令を復号し、コンピュータシステムに固定データ処理命令が検出されたときには上記第１データ実行経路へ、設定可変データ処理命令が検出されたときには上記設定可変データ実行経路へ、処理するためのデータを提供させる原因となり、その結果を出力する。
本発明による更なる実施形態において、固定形式のデータ処理機能を示すフィールドを有する第１の複数の命令と、設定可変形式のデータ処理機能を示すフィールドを有する第２の複数の命令とを備えるデータ処理命令セットが提供される。
本発明による別の実施形態において、オペレータ設定の複数のあらかじめ定義されたグループを備え、それぞれのグループが別々のオペレータクラスからのオペレータを備える設定可変オペレータを備えるデータ実行経路を有するコンピュータプロセッサが提供される。 オペレータクラスが、乗累算オペレータ、算術オペレータ、状態オペレータ、及び交換機のうちの１以上から選択されるクラスを備える可能性がある。オペレータ設定のあらかじめ定義された１以上のグループの範囲内から選択されるオペレータ間の接続が、コンピュータプロセッサにより実行される命令の範囲内でオペコード部分により設定可能とする可能性がある。また、オペレータ設定のあらかじめ定義された１より多いグループから選択されるオペレータ間の接続が、コンピュータプロセッサにより実行される命令の範囲内でオペコード部分により設定可能とする可能性がある。
本発明のさらなる効果と新しい特徴は、以下の記載の一部で述べられ、以下に添付された図面の精査と同時に、当業者によりある程度明らかになるか、あるいは本発明の実施により学ばれる可能性がある。
本発明のさらなる理解のために、そして同じ内容をどのように実行に移すかを示すために、参照は添付の図面に、例証のためだけにここでなされる。
図１は、本発明の一実施形態による非対称の二重経路コンピュータプロセッサのブロック図である。図１のプロセッサは、１つの命令流れ１００の処理を２つの異なるハードウェア実行経路、すなわち制御コード処理のために使用される制御実行経路１０２と、データコード処理のために使用されるデータ実行経路１０３に分配する。２つの実行経路１０２，１０３のデータ幅、オペレータ、及び他の特徴は、制御コードとデータ経路コードの異なる特徴に従い異なる。典型的に、制御コードはより少なく、より狭いレジスタを支持し、並行処理するのが難しく、そして典型的にしかし排他的でなくＣコードや別の高級言語で記載され、そして通常そのコード密度はその速度パフォーマンスより重要である。対照的に、データ経路コードは典型的に広いレジスタの大きなファイルを支持し、非常に並行処理がしやすく、アセンブリ言語で記載され、そしてそのパフォーマンスはそのコード密度より重要である。図１のプロセッサにおいて、２本の異なる実行経路１０２と１０３は、コードの２つの異なる形式を取り扱うために使用され、それぞれの端部には、例えば制御レジスタファイル１０４とデータレジスタファイル１０５のような、実行経路自身の構造上のレジスタファイルが備えられる。これらはレジスタの幅と数で差別化され、制御レジスタは一例として３２ビットのビット数より狭い幅であり、そしてデータレジスタは一例として６４ビットのより広い幅である。その２つの実行経路は、それらがそれぞれ異なる特別の機能を実行するという事実のために異なるビット幅であるという点により、プロセッサは非対称である。
図１のプロセッサにおいて、命令流れ１００は、一連の命令パケットから設定される。提供されるそれぞれの命令パケットは、さらに以下で記載されるように、制御命令をデータ命令から切り離す命令復号ユニット１０１により復号される。制御実行経路１０２は命令流れのために制御流れ機能を取り扱い、分岐ユニット１０６、実行ユニット１０７、及びこの実施形態ではデータ実行経路１０３と共有されるロードストアユニット１０８を使用して機械の状態レジスタを管理する。プロセッサの制御側だけは、例えばＣ、Ｃ＋＋のコンパイラ、あるいはＪＡＶＡ（登録商標）言語、あるいは別の高級言語コンパイラのようなコンパイラに見えなければならない。制御側の範囲内で、分岐ユニット１０６と実行ユニット１０７の機能は、当業者に知られた従来のプロセッサ設計による。
固定実行ユニット１０９と設定可変の深い実行ユニット１１０の両方において、データ実行経路１０３は、単一命令複数データ（ＳＩＭＤ）の並行処理を採用する。さらに以下で記載されるように、設定可変の深い実行ユニット１１０は処理の深さの値を提供し、そして、従来のＳＩＭＤプロセッサにより使用される幅の値を加えて、命令当たりの仕事を増加させる。
もし復号された命令が制御命令を定義するならば、それは機械の制御実行経路上で例えば分岐ユニット１０６、実行ユニット１０７、及びロードストアユニット１０８のような、適切な機能ユニットに適用される。もし復号された命令が固定あるいは設定可変のいずれかのデータ処理機能で命令を定義するならば、それはデータ処理実行経路に提供される。命令パケットのデータ命令部分の範囲内で、指定されたビットは命令が固定あるいは設定可変データ処理命令であるかどうかを示し、設定可変命令の場合、更に指定されたビットは設定情報を定義する。復号されたデータ処理命令の下位形式に従い、データは機械のデータ処理経路の固定あるいは設定可変実行下位経路に提供される。
ここで「設定可変」は、複数のあらかじめ定義された（「疑似固定」）オペレータ設定の中からオペレータ設定を選択する能力を示す。オペレータの疑似固定設定は、オペレータ（i）にある形式の機能を実施させ、または(ii)にある方法で関連要素と相互接続させ、または（iii）に上記（i）と（ii）の組合せとさせるために効果的である。実際には、選択された疑似固定設定は、一度に多くのオペレータ要素の動作と相互接続性を決定する可能性がある。それはデータ経路と関連して設定の切り替えを制御することもできる。好ましい実施形態において、少なくとも複数の疑似固定オペレータ設定のいくつかは、さらに以下で示されるように、データ処理命令の機能コード部分により選択可能である。またこの実施形態によれば、「設定可変命令」は、例えば４ビット以上のマルチビット値のレベルまたはワードのレベルのようなマルチビット値のレベルで、カスタマイズされた機能の実施を許可する。
機械のそれぞれの異なる側で実施される、制御とデータ処理命令がメモリアクセス（ロード／ストア）と基本的な算術演算を定義することができることが注目される。制御機能のための入力／オペランドは、制御レジスタファイル１０４に提供し、あるいは提供される可能性がある一方で、データ処理機能のためのデータ／オペランドはレジスタファイル１０５に提供し、あるいは提供される可能性がある。
本発明の一実施形態によれば、それぞれのデータ処理機能の少なくとも１つの入力は、ベクトルである可能性がある。この点で、設定可変データ経路の設定可変オペレータや切り替え回路は、実施される機能の性質やその間の相互接続性によりベクトル機能を実施するために設定可変であると考えられる。例えば、データ処理機能への６４ビットベクトル入力は、４つの１６ビットスカラオペランドを具備する可能性がある。ここで、「ベクトル」はスカラオペランドの組み合わせである。ベクトル算術は、複数のスカラオペランド上で実施される可能性があり、スカラ要素の方向（steering）、動き（movement）、及び置換（permutation）を具備する可能性がある。ベクトル機能の全てのオペランドが、ベクトルである必要があるというわけではなく、例えばベクトル機能には入力としてスカラと少なくとも１つのベクトルを有する可能性があり、スカラかベクトルのいずれかである結果を出力する可能性がある。
ここで、「制御命令」は、プログラムフロー、分岐、及びアドレス生成、しかしデータ処理ではない、に使用される命令を具備する。「データ処理命令」は、論理演算のための命令、または少なくとも１つの入力がベクトルである算術演算を具備する。データ処理命令は、複数のデータ命令で、例えばＳＩＭＤ処理において、または、データエレメントの短いベクトルをより広くする処理において、機能する可能性がある。制御命令の重要な機能と、今述べられたデータ処理命令は重複しないが、共通性は両方の形式のコードが論理及びスカラ算術能力を有するということである。
図２は、図１のプロセッサのために、３形式の命令パケットを示す。それぞれの形式の命令パケットは、長さ６４ビットである。命令パケット２１１は、深い制御コードのための３スカラ形式であって、３つの２１ビット制御命令（ｃ２１）を具備する。命令パケット２１２と２１３は、データ経路コードの並行実行のためのＬＩＷ（長い命令ワード）形式である。この例では、それぞれの命令パケット２１２，２１３は２つの命令を具備するが、異なる数が必要に応じて具備される可能性がある。命令パケット２１２は、３４ビットのデータ命令（ｄ３４）と２８ビットの記憶命令（ｍ２８）を具備し、データ側ロードストア機能（上記ｍ２８命令）とデータ側算術（上記ｄ３４命令）の並行実行のために使用される。メモリクラス命令（ｍ２８）は、制御側からのアドレスを使用して、プロセッサの制御側あるいはデータ側から、読み込まれあるいは書き込まれることができる。命令パケット２１３は、３４ビットのデータ命令（ｄ３４）と２１ビット制御命令（ｃ２１）を具備し、例えば制御側算術、分岐、またはロードストア機能のような制御側機能（上記ｃ２１命令）とデータ側算術（上記ｄ３４命令）の並行実行のために使用される。
図１の実施形態の命令復号ユニット１０１は、どの形式のパケットが復号されているかについて決定するそれぞれの命令パケットの、最初の識別ビットまたは予め定められたビット位置の他の指定の識別ビットを使用する。例えば、図２で示すように、最初のビット「１」は、命令パケットが３つの制御命令を有するスカラ制御命令形式であることを示すが、最初のビット「０１」と「００」が、パケット２１２のデータおよびメモリ命令、あるいはパケット２１３のデータ及び制御命令である、形式２１２及び２１３の命令パケットを示す。それぞれの命令パケットの最初のビットを復号した後、図１の復号ユニット１０１は、命令パケットの上記形式に従い、制御実行経路１０２かデータ実行経路１０３のいずれかに適切にそれぞれのパケットの命令を渡す。
図２の命令パケットを実行するために、図１の実施形態のプロセッサの命令復号ユニット１０１は、メモリからプログラムパケットを連続して取り出し、上記プログラムパケットは連続して実行される。命令パケットの範囲内で、パケット２１１の命令は、最初に実行される６４ビットのワードの最も重要でない終わりの２１ビットの制御命令、次いで２１ビットの制御命令、次いで最も重要な２１ビットの制御命令で終わる順で、連続して実行される。命令パケット２１２と２１３の範囲内で、上記命令は同時に実行されることができる。これは、必ずしも本発明による実施形態でなければならないというわけではない。従って、図１の実施形態のプロセッサのプログラム順序において、プログラムパケットは連続して実行されるが、パケットの範囲内の命令は、パケット形式２１１のものは連続して、あるいはパケット形式２１２と２１３のものは同時に、のいずれかで実行されることを可能とする。以下では、形式２１２と２１３の命令パケットは、１メモリと１データ命令、及び１制御命令と１データ命令をそれぞれ具備するＭＤ及びＣＤパケットとして簡略化される。
２１ビット制御命令の使用において、図１の実施形態は、他の長さの命令を有するプロセッサにおいて、特にデータ命令のための３２ビット標準符号化と制御コードのための１６ビットの「深い」符号化との組み合わせを提供するプロセッサにおいて、発見されるかなりの不都合を克服する。このような二重１６／３２ビットのプロセッサにおいて、分岐、アドレス取得、あるいはその他の手段による符号化方式間で切り替える手段により、それぞれの命令のための二重符号化を使用すること、または２つの別の復号器を使用することに起因する冗長性が存在する。本発明の一実施形態によれば、この冗長性は、全ての制御命令に１つの２１ビット長を使用することにより取り除かれる。さらにまた、２１ビット制御命令の使用は、１６ビットの「深い」符号化スキームの意味内容の不足に起因する不都合を取り除く。意味内容の不足のため、一般的に１６ビットスキームを使用するプロセッサは、設計の譲歩のいくらかの混合を必要とする。例えば、コピーによる対応するコード膨張による、２オペランドの有害な機能の使用、流出／十分のコードの膨張、あるいはウインドウポインタ操作による、レジスタファイルの下位セットへのウインドウ表示のアクセスの使用、あるいは全ての機能が極めて少ない利用できる１６ビットフォーマットのオペコードビットにより表現される訳ではないので、３２ビットフォーマットへしばしば復帰すること等である。本発明の一実施形態において、これらの不都合は、２１ビット制御命令の使用により軽減される。
本発明の一実施形態によれば、多種多様な命令が使用される可能性がある。例えば、命令符号は以下の表１に示すいずれかである可能性があり、ここではＣフォーマット、Ｍフォーマット、及びＤフォーマットは、それぞれ制御、メモリアクセス、データフォーマットを意味する。
Figure 0005382635
また本発明の一実施形態によれば、Ｃフォーマット命令は全てＳＩＳＤ（単一命令単一データ）機能を提供するが、ＭフォーマットとＤフォーマット命令はＳＩＳＤかＳＩＭＤ機能のいずれかを提供する。例えば、制御命令は、一般的な算術、比較、及び論理命令、制御フロー命令、メモリロード／ストア命令、及びその他を提供する可能性がある。データ命令は、一般的な算術、シフト、論理、及び比較命令、シャッフル、ソート、バイト拡張、順序変換命令、線形フィードバックシフトレジスタ命令、及び以下で記載される設定可変の深い実行装置１１０を介するユーザー定義命令を提供する可能性がある。メモリ命令は、メモリロード／ストア、コピーは、データレジスタに制御レジスタを選択されたコピー、データレジスタに制御レジスタを放送するコピー、及び差し迫ったレジスタ命令を提供する可能性がある。
本発明の一実施形態によれば、図１のプロセッサは、第１の固定データ実行経路と第２の設定可変データ実行経路を特徴とする。第１データ経路は、従来のＳＩＭＤ処理設計と同様の方法で、通路に分配される固定ＳＩＭＤ実行ユニットを有する。第２データ経路は、設定可変の深い実行ユニット１１０を有する。「深い実行」は、レジスタファイルに結果を返信する前に、１度発行された命令により提供されるデータで複数の連続的な機能を実行するプロセッサの能力を示す。深い実行の１つの例は、１回の命令からのデータで２つの機能（１つの乗算と１つの加算）を実行する従来のＭＡＣ機能（乗じる、及び蓄積する）に見られ、それゆえ順位２の深さを有する。深い実行は、また結果出力の数と等しい入力オペランドの数により特徴づけられる可能性があり、または同等に入力結合価（valency-in）が出力結合価（valency-out）に等しい。このように、例えば、１つの結果を生ずる従来の２オペランドの加算は、オペランドの数が結果の数と等しくないので、好ましい深い実行の例ではないが、反対に、畳み込み、高速フーリエ変換、トレリス／ビタビ符号化、相関器（correlators）、有限インパルス応答フィルタ、及びその他の信号処理アルゴリズムは、深い実行の例である。一般的にビットレベルで、そして、メモリマップの方法において、アプリケーションに特有のデジタル信号処理（ＤＳＰ）アルゴリズムは、深い実行を実行する。しかしながら、従来のレジスタマップされた多目的ＤＳＰのものは、深い実行を実行せず、その代わりにＭＡＣ機能において、最高でも順序２の濃さで命令を実行する。対照的に、図１のプロセッサは、直接２より大きい順序のワードレベルの設定可変命令の深い実行を可能とするレジスタマップの多目的プロセッサを提供する。図１のプロセッサにおいて、深い実行命令の性質、すなわち実行される数学的機能のグラフは、命令そのものにおいて、設定情報により、調節されあるいはカスタマイズされることを可能とする。好ましい実施形態において、フォーマット命令は、設定情報に割り当てられるビット位置を具備する。この能力を提供するために、深い実行ユニット１１０は、それぞれのアプリケーションに適合するために、アップロードされることを可能とする、オペレータモード、相互接続、及び定数を意味する設定可変実行資源を有する。深い実行は、並行実行に深さの大きさを加える。そして、それはＳＩＭＤとＬＩＷ処理の以前の概念により提供される幅の大きさに対して直角であり、したがってそれは多目的プロセッサの命令対仕事率を増加するための更なる大きさを表現する。
本発明の一実施形態によれば、図３は設定可変の深い実行ユニット３１０の設定要素を示す。図１に示すように、設定可変の深い実行ユニット１１０はデータ実行経路１０３の部分であり、したがって、図２のＭＤ及びＣＤの命令パケットからデータ側命令により命令される可能性がある。図３の命令３１４とオペランド３１５は、図１の命令復号ユニット１０１とデータレジスタファイル１０５から深い実行ユニット３１０に提供される。復号された命令３１４のマルチビット設定コードは制御マップ３１６にアクセスするのに使用され、それはマルチビットコードを上記深い実行ユニットの設定可変オペレータの設定信号の比較的複雑なセットに拡大する。上記制御マップ３１６は、例えば、参照テーブルとして具体化される可能性がある。そこでは上記命令の異なる可能なマルチビットコードは、深い実行ユニットの異なる可能なオペレータ設定にマップされる。制御マップ３１６の参照テーブルの参照結果に基づき、クロスバー相互接続３１７は、マルチビット命令コードにより示されるオペレータ設定を実行するのに必要などんなものでも配置し、オペレータ３１８〜３２１のセットを設定する。例えば、上記オペレータは、乗算オペレータ３１８、算術論理ユニット（ＡＬＵ）オペレータ３１９、状態オペレータ３２０、あるいはクロス通路交換器３２１を具備する可能性がある。一実施形態において、深い実行ユニットは、１５のオペレータ、すなわち１つの乗算オペレータ３１８、８つのＡＬＵオペレータ３１９、４つの状態オペレータ３２０、及び２つのクロス通路交換器３２１を具備する。他の数のオペレータも可能である。深い実行ユニットに提供されるオペランド３１５は、例えば、２つの１６ビットオペランドである可能性があり、これらは、適切なオペレータ３１８〜３２１にオペランドを提供する可能性のある第２クロスバー相互接続３２２に提供される。第２クロスバー相互接続３２２もオペレータ３１８〜３２２から中間結果のフィードバック３２４を受信し、それは次の順番で第２クロスバー相互接続３２２により適切なオペレータ３１８〜３２１にも提供される可能性がある。第３クロスバー相互接続３２３は、上記オペレータ３１８〜３２１からの結果を多重化し、最終結果３２５を出力する。様々な制御信号は、オペレータを設定するのに使用され、例えば、図３の実施形態の制御マップ３１６は、１つの参照テーブルとして必ずしも具体化される必要があるわけではなく、一連の２以上の縦列の参照テーブルとして具体化される可能性がある。第１参照テーブルのエントリは所定のマルチビット命令コードから第２参照テーブルを示すことができれば、それにより複雑なオペレータ設定のためのそれぞれの参照テーブルで必要とされる記録の量を減少できる。例えば、第１参照テーブルが設定カテゴリーのライブラリに組織されることができれば、その結果複数のマルチビット命令コードは、特定の設定をグループのそれぞれのマルチビットコードに提供する以降の参照テーブルを示しているそれぞれのグループとともに第１参照テーブルに集められる。
図３の実施形態によれば、上記オペレータは様々なオペレータクラスに有利に予め設定される。実際には、これは配線接続の戦略計画レベルで達成される。このアプローチの特徴は、それがより少ない予め定義された設定が記憶される必要があることを意味し、その制御回路がより単純にできることを意味する。例えば、オペレータ３１８が乗算オペレータのクラスの中で予め設定され、オペレータ３１９は、ＡＬＵオペレータとして予め設定され、オペレータ３２０は、状態オペレータとして予め設定され、そしてオペレータ３２１はクロス通路交換器として予め設定され、そして他の予め設定されたクラスが可能である。しかしながら、たとえオペレータのクラスが予め設定されるとしても、命令に少なくとも、所定のアルゴリズムを実施する特定の設定の最終的配置のための、（i）それぞれのクラス内のオペレータの連結性、（ii）その他のクラスからのオペレータとの連結性、及び（iii）任意の関連する切換手段の連結性、を取り決めることを可能とするように実行時の柔軟性が存在する。
上述は何が発明を実施する最良の形態であり必要に応じた他の方法であると考えられるかについて述べる一方で、本発明が好ましい実施形態のこの記載で明らかにされる特定の装置設定または方法段階に限定されてはならないことを熟練した読者は認める。当業者は本発明がアプリケーションの幅広い範囲を有し、実施形態が発明の概念から離れることなく、広範囲にわたる異なる実施と修正の余地があることを認める。特に、ここに述べられる典型的なビット幅は制限することを目的とせず、半ワード、ワード、長さ等と呼ばれるビット幅の任意の選択も制限しない。
本発明の一実施形態による非対称二重実行経路コンピュータプロセッサのブロック図である。 本発明の一実施形態による図１のプロセッサのための命令の典型的なクラスを示す図である。 本発明の一実施形態による設定可変の深い実行装置の設定要素を示す概略図である。
符号の説明
１０１ 命令復号ユニット
１０２ 制御実行経路
１０３ データ実行経路
１０４ 制御レジスタファイル
１０５ データレジスタファイル
１０６ 分岐ユニット
１０７ 実行ユニット
１０８ ロードストアユニット
１０９ ＳＩＭＤ固定実行ユニット
１１０ 設定可変の深い実行ユニット

Claims (20)

  1. 制御およびデータ処理能力を有するハードウェアコンピュータプロセッサにおいて、
    命令を復号して、制御命令をデータ処理命令から切り離すことが可能であり、これにより、全ての制御命令を専用のハードウェア制御処理装置に供給し、データ処理命令は専用のハードウェア制御処理装置に供給しないハードウェア復号ユニットと、
    前記制御命令のみを処理するために使用される制御実行経路を備える専用のハードウェア制御処理装置とを備えていて、前記制御実行経路は、第１のビット幅の処理幅を有する制御命令を扱うための第１のビット幅の自身の制御レジスタファイルと、分岐ユニット、ハードウェア実行ユニットおよびロード/ストアユニットを含む機能ユニットとを有していて、前記制御命令は、制御流れ機能を取り扱い、制御実行経路に対してこれらの機能ユニットを使用して前記ハードウェアコンピュータプロセッサの状態レジスタを管理するよう指示するものであり、
    更に、前記データ処理命令の処理のために使用される専用のハードウェアデータ処理装置を備えていて、前記専用のデータ処理装置は、前記専用の制御処理装置とは別であり、前記制御レジスタファイルとは別の自身のデータレジスタファイルを有していて、前記データレジスタファイルは、第２のビット幅の処理幅を有するデータ処理命令を扱うために第２のビット幅を有していて、前記第２のビット幅は、第１のビット幅より広く、前記専用のデータ処理装置は、固定的なオペレータ群を具備する第１データ実行経路と、少なくとも構成可能なオペレータ群およびコントローラを具備する第２データ実行経路とを備えていて、前記第１および第２データ実行経路は、前記制御実行経路とは別であり、かつ相互に別であり、前記構成可能なオペレータ群は、複数の配線接続によるオペレータクラスの中に予め構成されていて、
    前記復号ユニットは、前記制御命令のうちの１つを前記機能ユニットのうちの１つに供給可能であり、かつ前記データ処理命令のうちの１つが、固定的なデータ処理命令あるいは構成可能なデータ処理命令のいずれを定義するかを検出可能であり、前記構成可能なデータ処理命令は、少なくとも１つの処理されるべきオペランドを示していて、少なくとも１つのオペランド上で実行されるべき機能を定義するオペコード部分を含んでいて、前記復号ユニットは、コンピュータプロセッサに、前記固定的なデータ処理命令が検出されたときには処理のための前記第１データ実行経路に対して、前記構成可能なデータ処理命令が検出されたときには処理のための前記第２データ実行経路に対して、前記データ処理命令のうちの１つを提供させ、
    前記コントローラは、前記構成可能なデータ処理命令のオペコード部分の中で提供される構成情報に従って、前記構成可能なオペレータ群の接続性を構成可能であり、前記構成可能なオペレータ群は、前記少なくとも１つのオペランドを受信するように配置される
    ことを特徴とするハードウェアコンピュータプロセッサ。
  2. 上記復号ユニットは、それぞれのパケットが複数の命令を備える、メモリからの命令パケットの流れを復号可能とすることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  3. 上記復号ユニットは、命令パケットがデータ処理命令を具備するかどうかを検出可能とすることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  4. 上記構成可能なオペレータ群は、マルチビット値のレベルで構成可能であることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  5. 上記構成可能なオペレータ群は、ワードのレベルで構成可能であることを特徴とする上記請求項４に記載のコンピュータシステム。
  6. 上記第１データ実行経路の複数の固定的なオペレータ群は、単一命令複数データ原則に従い独立した通路で複数の固定機能を実施するために設けられることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  7. 上記第２データ実行経路の複数の構成可能なオペレータ群は、単一命令複数データ原則に従い異なる通路で複数の機能を実行するために設けられることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  8. 上記第２データ実行経路の構成可能なオペレータ群は、実行される機能の性質を決定する構成情報を受信するために設けられることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  9. 上記第２データ実行経路の構成可能なオペレータ群は、構成可能なデータ処理命令の前記オペコード部分から実行される機能の性質を決定する構成情報を受信するために設けられることを特徴とする上記請求項８に記載のコンピュータプロセッサ。
  10. 第２データ実行経路の２以上の上記構成可能なオペレータ群の間での相互接続性が、構成情報によって制御されることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  11. 上記第２データ実行経路の少なくとも１つの構成可能なオペレータ群が、結果記憶装置に結果を戻す前の２計算より大きな実行深さでデータ処理命令を実行することを可能とすることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  12. １以上の上記構成可能なオペレータ群による結果を受信し、１以上の結果記憶装置と帰還ループへの提供のために結果を切り替えるスイッチ機構を備えることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  13. 上記第２データ実行経路の構成可能なオペレータ群への提供のために、構成可能なデータ処理命令から受信された構成ビットを構成情報へマッピングする複数の制御マップを備えることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  14. 制御マップから構成情報を受信し、それを上記第２データ実行経路の構成可能なオペレータ群への提供のために切り替えるスイッチ機構を備えることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  15. 乗累算オペレータ、算術オペレータ、状態オペレータ、及び交差通路交換機のうちの１以上から選択される構成可能なオペレータ群を備えることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  16. 高速フーリエ変換、逆高速フーリエ変換、ビタビ符号化／復号化、ターボ符号化／復号化、及び有限インパルス応答計算、及びその他の相互関係あるいは畳み込みから選択される１以上の機能を実施可能とする命令セットのオペレータを備えることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
  17. 制御およびデータ処理能力を有するコンピュータプロセッサを動作させる方法において、前記コンピュータプロセッサは、命令を復号する復号ユニットと、制御命令のみを処理するために使用される制御実行経路を備える専用の制御処理装置とを備えていて、前記制御実行経路は、第１のビット幅の処理幅を有する制御命令を扱うための第１のビット幅の自身の制御レジスタファイルと、分岐ユニット、実行ユニットおよびロード/ストアユニットを含む機能ユニットとを有していて、前記制御命令は、制御流れ機能を取り扱い、制御実行経路に対してこれらの機能ユニットを使用して前記ハードウェアコンピュータプロセッサの状態レジスタを管理するよう指示するものであり、更に、データ処理命令の処理のために使用される専用のデータ処理装置を備えていて、前記専用のデータ処理装置は、前記専用の制御処理装置とは別であり、前記制御レジスタファイルとは別の自身のデータレジスタファイルを有していて、前記データレジスタファイルは、第２のビット幅の処理幅を有するデータ処理命令を扱うために第２のビット幅を有していて、前記第２のビット幅は、第１のビット幅より広く、前記専用のデータ処理装置は、固定的なオペレータ群を具備する第１データ実行経路と、少なくとも構成可能なオペレータ群およびコントローラを具備する第２データ実行経路とを備えていて、前記第１および第２データ実行経路は、前記制御実行経路とは別であり、かつ相互に別であり、前記構成可能なオペレータ群は、複数の配線接続によるオペレータクラスの中に予め構成されていて、この方法は、
    前記復号ユニットによって制御命令をデータ処理命令から切り離し、これにより、全ての制御命令を専用の制御処理装置に供給し、データ処理命令は専用の制御処理装置に供給せず、
    前記復号ユニットによって、前記制御命令のうちの１つを前記機能ユニットのうちの１つに供給し、
    前記複数の命令のうちの少なくとも１つの前記データ処理命令が、固定的なデータ処理命令あるいは構成可能なデータ処理命令のいずれを定義するかを検出するために、複数の命令を復号し、前記構成可能なデータ処理命令は、少なくとも１つの処理されるべきオペランドを示していて、少なくとも１つのオペランド上で実行されるべき機能を定義するオペコード部分を含んでいて、
    コンピュータプロセッサに、前記固定的なデータ処理命令が検出されたときには処理のための前記第１データ実行経路に対して、前記構成可能なデータ処理命令が検出されたときには処理のための前記第２データ実行経路に対して、前記データ処理命令のうちの少なくとも１つを提供させ、
    前記構成可能なデータ処理命令の前記オペコード部分の中で提供される構成情報に従って、前記構成可能なオペレータ群の接続性を構成し、前記構成可能なオペレータ群は、前記少なくとも１つのオペランドを受信するように配置され、
    固定的なデータ処理命令が検出されたときには前記第１データ実行経路によって生成された結果を出力し、構成可能なデータ処理命令が検出されたときには前記第２データ実行経路によって生成された結果を出力する
    ことを特徴とする方法。
  18. 制御およびデータ処理能力を有するハードウェアコンピュータプロセッサにおいて、
    命令を復号して、制御命令をデータ処理命令から切り離すことが可能であり、これにより、全ての制御命令を専用のハードウェア制御処理装置に供給し、データ処理命令は専用のハードウェア制御処理装置に供給しないハードウェア復号ユニットと、
    前記制御命令のみを処理するために使用される制御実行経路を備える専用のハードウェア制御処理装置とを備えていて、前記制御実行経路は、第１のビット幅の処理幅を有する制御命令を扱うための第１のビット幅の自身の制御レジスタファイルと、分岐ユニット、ハードウェア実行ユニットおよびロード/ストアユニットを含む機能ユニットとを有していて、前記制御命令は、制御流れ機能を取り扱い、制御実行経路に対してこれらの機能ユニットを使用して前記ハードウェアコンピュータプロセッサの状態レジスタを管理するよう指示するものであり、
    更に、前記データ処理命令の処理のために使用される専用のハードウェアデータ処理装置を備えていて、前記専用のデータ処理装置は、前記専用の制御処理装置とは別であり、前記制御レジスタファイルとは別の自身のデータレジスタファイルを有していて、前記データレジスタファイルは、第２のビット幅の処理幅を有するデータ処理命令を扱うために第２のビット幅を有していて、前記第２のビット幅は、第１のビット幅より広く、前記専用のデータ処理装置は、固定的なオペレータ群を具備する第１データ実行経路と、少なくとも構成可能なオペレータ群およびコントローラを具備する第２データ実行経路とを備えていて、前記第１および第２データ実行経路は、前記制御実行経路とは別であり、かつ相互に別であり、前記構成可能なオペレータ群は、複数の配線接続によるオペレータクラスの中に予め構成されていて、
    更に、構成可能なデータ処理命令からデータ処理オペランドを受信し、１以上の前記構成可能なオペレータ群への提供のためにそれらを切り替えるスイッチ機構を備えていて、
    前記復号ユニットは、前記制御命令のうちの１つを前記機能ユニットのうちの１つに供給可能であり、かつ前記データ処理命令のうちの１つが、固定的なデータ処理命令あるいは前記構成可能なデータ処理命令のいずれを定義するかを検出可能であり、前記構成可能なデータ処理命令は、少なくとも１つの処理されるべきオペランドを示していて、少なくとも１つのオペランド上で実行されるべき機能を定義するオペコード部分を含んでいて、前記復号ユニットは、コンピュータプロセッサに、前記固定的なデータ処理命令が検出されたときには処理のための前記第１データ実行経路に対して、前記構成可能なデータ処理命令が検出されたときには処理のための前記第２データ実行経路に対して、前記データ処理命令のうちの１つを提供させ、
    前記コントローラは、前記構成可能なデータ処理命令のオペコード部分の中で提供される構成情報に従って、前記構成可能なオペレータ群の接続性を構成可能であり、前記構成可能なオペレータ群は、前記少なくとも１つのオペランドを受信するように配置される
    ことを特徴とするハードウェアコンピュータプロセッサ。
  19. 制御およびデータ処理能力を有するハードウェアコンピュータプロセッサにおいて、
    命令を復号して、制御命令をデータ処理命令から切り離すことが可能であり、これにより、全ての制御命令を専用のハードウェア制御処理装置に供給し、データ処理命令は専用のハードウェア制御処理装置に供給しないハードウェア復号ユニットと、
    前記制御命令のみを処理するために使用される制御実行経路を備える専用のハードウェア制御処理装置とを備えていて、前記制御実行経路は、第１のビット幅の処理幅を有する制御命令を扱うための第１のビット幅の自身の制御レジスタファイルと、分岐ユニット、ハードウェア実行ユニットおよびロード/ストアユニットを含む機能ユニットとを有していて、前記制御命令は、制御流れ機能を取り扱い、制御実行経路に対してこれらの機能ユニットを使用して前記ハードウェアコンピュータプロセッサの状態レジスタを管理するよう指示するものであり、
    更に、前記データ処理命令の処理のために使用される専用のハードウェアデータ処理装置を備えていて、前記専用のデータ処理装置は、前記専用の制御処理装置とは別であり、前記制御レジスタファイルとは別の自身のデータレジスタファイルを有していて、前記データレジスタファイルは、第２のビット幅の処理幅を有するデータ処理命令を扱うために第２のビット幅を有していて、前記第２のビット幅は、第１のビット幅より広く、前記専用のデータ処理装置は、固定的なオペレータ群を具備する第１データ実行経路と、少なくとも構成可能なオペレータ群およびコントローラを具備する第２データ実行経路とを備えていて、前記第１および第２データ実行経路は、前記制御実行経路とは別であり、かつ相互に別であり、前記構成可能なオペレータ群は、複数の配線接続によるオペレータクラスの中に予め構成されていて、前記構成可能なオペレータ群は、４ビット以上のビットから成るマルチビット値のレベルで構成可能であり、
    前記復号ユニットは、前記制御命令のうちの１つを前記機能ユニットのうちの１つに供給可能であり、かつ前記データ処理命令のうちの１つが、固定的なデータ処理命令あるいは構成可能なデータ処理命令のいずれを定義するかを検出可能であり、前記構成可能なデータ処理命令は、少なくとも１つの処理されるべきオペランドを示していて、少なくとも１つのオペランド上で実行されるべき機能を定義するオペコード部分を含んでいて、前記復号ユニットは、コンピュータプロセッサに、前記固定的なデータ処理命令が検出されたときには処理のための前記第１データ実行経路に対して、前記構成可能なデータ処理命令が検出されたときには処理のための前記第２データ実行経路に対して、前記データ処理命令のうちの１つを提供させ、
    前記コントローラは、前記構成可能なデータ処理命令のオペコード部分の中で提供される構成情報に従って、前記構成可能なオペレータ群の接続性を構成可能であり、前記構成可能なオペレータ群は、前記少なくとも１つのオペランドを受信するように配置される
    ことを特徴とするハードウェアコンピュータプロセッサ。
  20. 制御およびデータ処理能力を有するハードウェアコンピュータプロセッサにおいて、
    命令を復号して、制御命令をデータ処理命令から切り離すことが可能であり、これにより、全ての制御命令を専用のハードウェア制御処理装置に供給し、データ処理命令は専用のハードウェア制御処理装置に供給しないハードウェア復号ユニットと、
    前記制御命令のみを処理するために使用される制御実行経路を備える専用のハードウェア制御処理装置とを備えていて、前記制御実行経路は、第１のビット幅の処理幅を有する制御命令を扱うための第１のビット幅の自身の制御レジスタファイルと、分岐ユニット、ハードウェア実行ユニットおよびロード/ストアユニットを含む機能ユニットとを有していて、前記制御命令は、制御流れ機能を取り扱い、制御実行経路に対してこれらの機能ユニットを使用して前記ハードウェアコンピュータプロセッサの状態レジスタを管理するよう指示するものであり、
    更に、前記データ処理命令の処理のために使用される専用のハードウェアデータ処理装置を備えていて、前記専用のデータ処理装置は、前記専用の制御処理装置とは別であり、前記制御レジスタファイルとは別の自身のデータレジスタファイルを有していて、前記データレジスタファイルは、第２のビット幅の処理幅を有するデータ処理命令を扱うために第２のビット幅を有していて、前記第２のビット幅は、第１のビット幅より広く、前記専用のデータ処理装置は、固定的なオペレータ群を具備する第１データ実行経路と、少なくとも構成可能なオペレータ群およびコントローラを具備する第２データ実行経路とを備えていて、前記第１および第２データ実行経路は、前記制御実行経路とは別であり、かつ相互に別であり、前記構成可能なオペレータ群は、複数の配線接続によるオペレータクラスの中に予め構成されていて、実行される機能の性質を決定する構成情報を受信するために設けられ、
    更に、第２データ実行経路の前記構成可能なオペレータ群と関連する制御マップを備えていて、前記制御マップは、構成可能なデータ処理命令から少なくとも１つの構成ビットを受信可能とし、かつ構成情報をそれに応答する構成可能なオペレータ群に提供可能とし、
    前記復号ユニットは、前記制御命令のうちの１つを前記機能ユニットのうちの１つに供給可能であり、かつ前記データ処理命令のうちの１つが、固定的なデータ処理命令あるいは前記構成可能なデータ処理命令のいずれを定義するかを検出可能であり、前記構成可能なデータ処理命令は、少なくとも１つの処理されるべきオペランドを示していて、少なくとも１つのオペランド上で実行されるべき機能を定義するオペコード部分を含んでいて、前記復号ユニットは、コンピュータプロセッサに、前記固定的なデータ処理命令が検出されたときには処理のための前記第１データ実行経路に対して、前記構成可能なデータ処理命令が検出されたときには処理のための前記第２データ実行経路に対して、前記データ処理命令のうちの１つを提供させ、
    前記コントローラは、前記構成可能なデータ処理命令のオペコード部分の中で提供される前記構成情報に従って、前記構成可能なオペレータ群の接続性を構成可能であり、前記構成可能なオペレータ群は、前記少なくとも１つのオペランドを受信するように配置される
    ことを特徴とするハードウェアコンピュータプロセッサ。
JP2007505615A 2004-03-31 2005-03-22 二重データ経路処理のための装置および方法 Active JP5382635B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/813,433 2004-03-31
US10/813,433 US8484441B2 (en) 2004-03-31 2004-03-31 Apparatus and method for separate asymmetric control processing and data path processing in a configurable dual path processor that supports instructions having different bit widths
PCT/GB2005/001073 WO2005096142A2 (en) 2004-03-31 2005-03-22 Apparatus and method for dual data path processing

Publications (2)

Publication Number Publication Date
JP2007531135A JP2007531135A (ja) 2007-11-01
JP5382635B2 true JP5382635B2 (ja) 2014-01-08

Family

ID=34962960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007505615A Active JP5382635B2 (ja) 2004-03-31 2005-03-22 二重データ経路処理のための装置および方法

Country Status (8)

Country Link
US (1) US8484441B2 (ja)
EP (1) EP1735699B1 (ja)
JP (1) JP5382635B2 (ja)
KR (1) KR20070037568A (ja)
CN (2) CN1989485B (ja)
CA (1) CA2560093A1 (ja)
TW (1) TWI362617B (ja)
WO (1) WO2005096142A2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047094B2 (en) 2004-03-31 2015-06-02 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor
US7676646B2 (en) * 2005-03-02 2010-03-09 Cisco Technology, Inc. Packet processor with wide register set architecture
US7529909B2 (en) * 2006-12-28 2009-05-05 Microsoft Corporation Security verified reconfiguration of execution datapath in extensible microcomputer
US8755515B1 (en) 2008-09-29 2014-06-17 Wai Wu Parallel signal processing system and method
KR101893796B1 (ko) 2012-08-16 2018-10-04 삼성전자주식회사 동적 데이터 구성을 위한 방법 및 장치
CN111158756B (zh) * 2019-12-31 2021-06-29 百度在线网络技术（北京）有限公司 用于处理信息的方法和装置

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228498A (en) * 1977-10-12 1980-10-14 Dialog Systems, Inc. Multibus processor for increasing execution speed using a pipeline effect
US5136697A (en) * 1989-06-06 1992-08-04 Advanced Micro Devices, Inc. System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache
DE69031257T2 (de) * 1989-09-21 1998-02-12 Texas Instruments Inc Integrierte Schaltung mit einem eingebetteten digitalen Signalprozessor
JPH05324430A (ja) 1992-05-26 1993-12-07 Toshiba Corp データ処理装置
US5423051A (en) 1992-09-24 1995-06-06 International Business Machines Corporation Execution unit with an integrated vector operation capability
US5600801A (en) 1993-07-15 1997-02-04 Dell Usa, L.P. Multiple function interface device for option card
US5600810A (en) 1994-12-09 1997-02-04 Mitsubishi Electric Information Technology Center America, Inc. Scaleable very long instruction word processor with parallelism matching
US6052773A (en) * 1995-02-10 2000-04-18 Massachusetts Institute Of Technology DPGA-coupled microprocessors
US5737631A (en) * 1995-04-05 1998-04-07 Xilinx Inc Reprogrammable instruction set accelerator
JP2931890B2 (ja) 1995-07-12 1999-08-09 三菱電機株式会社 データ処理装置
JP3658072B2 (ja) 1996-02-07 2005-06-08 株式会社ルネサステクノロジ データ処理装置およびデータ処理方法
JPH09265397A (ja) 1996-03-29 1997-10-07 Hitachi Ltd Ｖｌｉｗ命令用プロセッサ
GB2311882B (en) 1996-04-04 2000-08-09 Videologic Ltd A data processing management system
US5956518A (en) 1996-04-11 1999-09-21 Massachusetts Institute Of Technology Intermediate-grain reconfigurable processing device
DE19634031A1 (de) 1996-08-23 1998-02-26 Siemens Ag Prozessor mit Pipelining-Aufbau
US6006321A (en) 1997-06-13 1999-12-21 Malleable Technologies, Inc. Programmable logic datapath that may be used in a field programmable device
US5922065A (en) * 1997-10-13 1999-07-13 Institute For The Development Of Emerging Architectures, L.L.C. Processor utilizing a template field for encoding instruction sequences in a wide-word format
JP3451921B2 (ja) 1998-03-30 2003-09-29 松下電器産業株式会社 プロセッサ
EP0953898A3 (en) 1998-04-28 2003-03-26 Matsushita Electric Industrial Co., Ltd. A processor for executing Instructions from memory according to a program counter, and a compiler, an assembler, a linker and a debugger for such a processor
US6226735B1 (en) 1998-05-08 2001-05-01 Broadcom Method and apparatus for configuring arbitrary sized data paths comprising multiple context processing elements
US6292845B1 (en) 1998-08-26 2001-09-18 Infineon Technologies North America Corp. Processing unit having independent execution units for parallel execution of instructions of different category with instructions having specific bits indicating instruction size and category respectively
DE19843640A1 (de) 1998-09-23 2000-03-30 Siemens Ag Verfahren zum Konfigurieren eines konfigurierbaren Hardware-Blocks
US6553414B1 (en) 1998-10-02 2003-04-22 Canon Kabushiki Kaisha System used in plural information processing devices for commonly using peripheral device in network
WO2000049496A1 (en) 1999-02-15 2000-08-24 Koninklijke Philips Electronics N.V. Data processor with a configurable functional unit and method using such a data processor
EP1050810A1 (en) 1999-05-03 2000-11-08 STMicroelectronics SA A computer system comprising multiple functional units
GB2352066B (en) 1999-07-14 2003-11-05 Element 14 Ltd An instruction set for a computer
US6526430B1 (en) 1999-10-04 2003-02-25 Texas Instruments Incorporated Reconfigurable SIMD coprocessor architecture for sum of absolute differences and symmetric filtering (scalable MAC engine for image processing)
US7039790B1 (en) 1999-11-15 2006-05-02 Texas Instruments Incorporated Very long instruction word microprocessor with execution packet spanning two or more fetch packets with pre-dispatch instruction selection from two latches according to instruction bit
EP1102163A3 (en) 1999-11-15 2005-06-29 Texas Instruments Incorporated Microprocessor with improved instruction set architecture
US6255849B1 (en) 2000-02-04 2001-07-03 Xilinx, Inc. On-chip self-modification for PLDs
TW516320B (en) 2000-02-22 2003-01-01 Intervideo Inc Implementation of quantization for SIMD architecture
JP2001306321A (ja) 2000-04-19 2001-11-02 Matsushita Electric Ind Co Ltd プロセッサ
US7120781B1 (en) 2000-06-30 2006-10-10 Intel Corporation General purpose register file architecture for aligned simd
EP1417590A2 (en) * 2000-10-02 2004-05-12 Altera Corporation (a Delaware Corporation) Programmable logic integrated circuit devices including dedicated processor components
US20020174266A1 (en) * 2001-05-18 2002-11-21 Krishna Palem Parameterized application programming interface for reconfigurable computing systems
JP2003005958A (ja) 2001-06-25 2003-01-10 Pacific Design Kk データ処理装置およびその制御方法
JP2003099397A (ja) 2001-09-21 2003-04-04 Pacific Design Kk データ処理システム
US6798239B2 (en) * 2001-09-28 2004-09-28 Xilinx, Inc. Programmable gate array having interconnecting logic to support embedded fixed logic circuitry
JP3785343B2 (ja) 2001-10-02 2006-06-14 日本電信電話株式会社 クライアントサーバシステム及びクライアントサーバシステムにおけるデータ通信方法
JP3779602B2 (ja) 2001-11-28 2006-05-31 松下電器産業株式会社 Ｓｉｍｄ演算方法およびｓｉｍｄ演算装置
KR100464406B1 (ko) 2002-02-08 2005-01-03 삼성전자주식회사 가변길이 ｖｌｉｗ 명령어를 위한 디스패치 장치 및 방법
US7159099B2 (en) 2002-06-28 2007-01-02 Motorola, Inc. Streaming vector processor with reconfigurable interconnection switch
JP3982353B2 (ja) 2002-07-12 2007-09-26 日本電気株式会社 フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム
US7024543B2 (en) 2002-09-13 2006-04-04 Arm Limited Synchronising pipelines in a data processing apparatus
TW569138B (en) 2002-09-19 2004-01-01 Faraday Tech Corp A method for improving instruction selection efficiency in a DSP/RISC compiler
US7464254B2 (en) 2003-01-09 2008-12-09 Cisco Technology, Inc. Programmable processor apparatus integrating dedicated search registers and dedicated state machine registers with associated execution hardware to support rapid application of rulesets to data
JP2004309570A (ja) 2003-04-02 2004-11-04 Seiko Epson Corp 光通信モジュール、光通信装置、及びその製造方法
US7496776B2 (en) 2003-08-21 2009-02-24 International Business Machines Corporation Power throttling method and apparatus
US7176713B2 (en) * 2004-01-05 2007-02-13 Viciciv Technology Integrated circuits with RAM and ROM fabrication options
US7949856B2 (en) 2004-03-31 2011-05-24 Icera Inc. Method and apparatus for separate control processing and data path processing in a dual path processor with a shared load/store unit

Also Published As

Publication number Publication date
US8484441B2 (en) 2013-07-09
WO2005096142A3 (en) 2006-06-08
TWI362617B (en) 2012-04-21
CN1989485A (zh) 2007-06-27
TW200540713A (en) 2005-12-16
CA2560093A1 (en) 2005-10-13
CN101963897A (zh) 2011-02-02
CN1989485B (zh) 2011-08-03
JP2007531135A (ja) 2007-11-01
EP1735699A2 (en) 2006-12-27
EP1735699B1 (en) 2017-11-22
US20050223197A1 (en) 2005-10-06
CN101963897B (zh) 2014-03-12
KR20070037568A (ko) 2007-04-05
WO2005096142A2 (en) 2005-10-13

Similar Documents

Publication Publication Date Title
JP5744370B2 (ja) 非対称二重経路処理のための装置および方法
JP5198847B2 (ja) 二重経路プロセッサの処理制御のための装置および方法
JP2008535115A (ja) データアクセス及び置換ユニット
JP5382635B2 (ja) 二重データ経路処理のための装置および方法
JP5209609B2 (ja) ハードウェアエンドループ情報の命令へのコード化
US20230325189A1 (en) Forming Constant Extensions in the Same Execute Packet in a VLIW Processor
US7236106B2 (en) Methods and systems for data manipulation
US20230221955A1 (en) Vector bit transpose
US9104426B2 (en) Processor architecture for processing variable length instruction words
US20200371793A1 (en) Vector store using bit-reversed order
KR20070022239A (ko) 비대칭 듀얼 경로 프로세싱용 장치 및 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110523

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120627

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130408

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130502

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130507

AA92 Notification that decision to refuse application was cancelled

Free format text: JAPANESE INTERMEDIATE CODE: A971092

Effective date: 20130521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130924

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5382635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250