JP2999101B2 - インターリーブ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は送信データのインターリ
ーブ処理を行なうインターリーブ装置に関するものであ
る。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下ＤＳＰと略称する）を通信分野に適用する場合、
送信データに対する処理の１つとして、インターリーブ
処理を行なうようにしている。このインターリーブ処理
は、順序道りに並べられたビット列をある一定の規則に
基づいて並べかえる処理である。

【０００３】ＤＳＰにおけるインターリーブ処理は、例
えば、以下のような手順によって行なわれる。それは、
インターリーブするべき順序道りに並べられたデータを
メモリから読出し、そのデータを特定のビット数だけシ
フトし、シフトされたデータとインターリーブ処理をし
て格納する特定番地（例えば、Ａ番地）のメモリデータ
との論理和を計算し、その計算結果をメモリのＡ番地に
格納して行われる。この手順を送信データのビットの数
だけ繰返すことによってインターリーブ処理が完成す
る。

【０００４】以下、上記の従来技術によるインターリー
ブ装置について、図３に従いその構成を説明する。図３
は従来のインターリーブ装置の構成を示すブロック図で
ある。

【０００５】図３において、３００は１語又は１ワード
当たりＮｄビット（Ｎｄは正の整数、例えば１６）で構
成される複数の語からなるインターリーブ処理前の又は
処理するべきデータの記憶域と、インターリーブ処理後
のデータ又は処理されるべきデータ（既にインターリー
ブしたビットを有し、更に継続してインターリーブする
べきものを含む）の記憶域とを含むデータメモリ、３２
４はデータメモリ３００のアクセス番地を指定し、イン
ターリーブ処理後のデータが格納される番地を保持する
ポインタ、３４０はデータメモリ３００から読出された
インターリーブ処理後のデータを入力し、それを後述の
レジスタ３４２で示すビット数だけシフトするシフタで
ある。

【０００６】更に、３４２はシフタ３４０がシフトする
ビットの数を供給するレジスタ、３６０は後述のレジス
タ３７０から出力したデータとデータメモリ３００から
読出されシフタ３４０でシフトされたデータとを入力し
て論理演算する論理演算器、３７０はＮｄビット（Ｎｄ
は正の整数、例えば１６）で構成され、論理演算器３６
０またはデータメモリ３００からデータを入力するレジ
スタ、３８０はここで実行するプログラムを格納するプ
ログラムメモリ、３８２はプログラムメモリ３８０から
読出された命令を解読するデコーダ、３８４は論理演算
器３６０の動作を制御する制御信号、である。

【０００７】以下、図３、図４、図６、図９に従い、上
記のように構成されたインターリーブ装置によってイン
ターリーブ処理を実行するその動作について説明する。
ここで、図４は従来のインターリーブ処理によりインタ
ーリーブするべき又はインターリーブ処理前のデータの
格納状態を示す構成図である。図６はインターリーブ処
理によりインターリーブ処理後のデータの格納状態を示
す構成図である。図９はプログラムメモリに格納された
従来のプログラムの例を示す図である。尚、図３につい
ては前述した。

【０００８】以下で説明するインターリーブ処理は、例
えば、図４に示した状態でデータメモリ３００に格納さ
れているインターリーブ処理前のデータを図６に示すよ
うに並べかえるものとし、図４に示すように、インター
リーブ処理前のデータＤ１乃至ＤＮｔは０番地から順に
その最下位ビットに格納されており、また、図６に示す
データメモリ３００の領域には初期値として０が既に格
納され、データメモリ３００及びレジスタ３７０は１６
ビット（Ｎｄ＝１６）構成という条件の下で行われるも
のと仮定する。

【０００９】一方、プログラムは、図９に示すように、
プログラムメモリ３８０の各番地（ｎ〜ｎ＋ｍ）に格納
されており、その処理は番地順に従って行うものとす
る。以下、その処理手順について番地順に説明する。

【００１０】［プログラムメモリ３８０：ｎ番地］デー
タメモリ３００のポインタ３２４（ポインタ３２４には
予め１００を格納しておく）で指定された番地から（予
め０・・・・・０に初期化されている）データを読出し
レジスタ３７０に格納する。

【００１１】［プログラムメモリ３８０：ｎ＋１番地］
レジスタ３４２にシフタ３４０でシフトするビット数を
設定する。本例では、最初、図４に示すように、データ
メモリ３００の０番地に格納されているデータＤ１をレ
ジスタ３７０のビット１５に格納するため、シフトビッ
ト数１５を設定する。

【００１２】［プログラムメモリ３８０：ｎ＋２番地］
データメモリ３００の０番地のデータ‘０・・・・・０
D1’をシフタ３４０に読出し、そこでレジスタ３４２に
保持されているシフトビット数‘１５’だけ上位側にシ
フトし、それを論理演算器３６０に送る。そこで、１５
ビット位置にシフトされたデータ‘D1０・・・・・０’
とレジスタからのデータ（予め格納された‘０・・・・
・・０’）との論理和（オア）を計算し、その結果のデ
ータ‘D1０・・・・・０’をレジスタ３７０に格納す
る。これにより、レジスタ３７０のビット１５にＤ１を
格納することができた（他のビット位置は全部０）。

【００１３】それ以降のインターリーブ処理も上記同様
にプログラムを進め、ビットを付加してインターリーブ
処理を実行することができる。すなわち、プログラムメ
モリ３８０における次のプログラムｎ＋３番地及びｎ＋
４番地においても、ｎ＋１番地及びｎ＋２番地のプログ
ラムと類似する動作を行う。しかし、ここでは、データ
メモリ３００の１６番地に格納されているビットＤ１７
をデータメモリ３００の１００番地のＤ１の次のビット
位置（ビット位置１４）に格納するインターリーブ処理
を実行することになる。

【００１４】実際には、前回の演算結果のデータ‘D1０
・・・・・０’はレジスタ３７０に格納されているの
で、それを取出して論理演算器３６０の一方の入力に挿
入する。他方、データメモリ３００の１６番地に格納さ
れているデータビットＤ１７（ビット位置０に格納され
ている）を読出し、シフタ３４０において上位に１４ビ
ット位置シフトして論理演算器３６０の他方の入力に挿
入する。論理演算器３６０から両入力データの論理和
‘D1 D17 0・・・・・０’が出力され、それをレジスタ
３７０に格納し、前に格納されていたデータ‘D1０・・
・・・０’と置き換える。このインターリーブ処理にお
いて、ビットＤ１７が０の場合は‘D1０・・・・・
０’、ビットＤ１７が１の場合は‘D1１・・・・・０’
となる。Ｄ１の値も勿論０か１である。

【００１５】以上説明したｎ＋３番地及びｎ＋４番地の
プログラム処理と同様な動作をＮｄ回（本例では１６
回）実行して、最後にｎ＋３１番地及びｎ＋３２番地の
プログラム処理を終了すると、レジスタ３７０の全ビッ
トが完成する。

【００１６】［プログラムメモリ３８０：ｎ＋ｍ番地］
レジスタ３７０に格納されている完成した１６ビットの
データをデータメモリ３００のポインタ３２４で指定し
た番地（１００番地）に格納し、ポインタ３２４の値を
１増分す（ポインタ３２４の増分機構は図示せず）。こ
れにより、データメモリ３００のポインタ３２４で指定
した番地（１００番地）にはインターリーブ処理が完成
した後のデータ（１６ビット）を格納することができた
ことになる。

【００１７】以後、プログラムメモリのｎ番地からｎ＋
ｍ番地と同様な処理をデータメモリ３００の１０１番地
以下の番地についても同様に実行することによりインタ
ーリーブ処理が完了する。（例えば、「ＭＮ１９０１／
ＭＮ１９０９ユーザーズマニュアル６、９９、１０４頁
（松下電子工業刊）」に示された命令セット、及びハー
ドウェア構成により上記処理を実行することができ
る）。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
ような構成でインターリーブ処理を行なうと、プログラ
ムメモリ３８０及び、データメモリ３００に非常に大き
な記憶領域を必要とする。すなわち、プログラムメモリ
３８０においては、ｎ＋１番地及びｎ＋２番地の２命令
中で使用するレジスタ３４２に対するシフトビット数
（上記の例では、最初１５、次に１４）、およびデータ
メモリ３００から読みだすべき番地の指定（上記の例で
は、最初０番地、次に１６番地）は、インターリーブす
べきデータ毎に固有の値であるため、プログラムごとに
行うべき番地指定をループ処理（繰り返し処理）で実行
することができない。従って、プログラムをループ処理
できないので、プログラムメモリ３８０の使用量は１回
のインターリーブ処理（Ｎｔ個のデータに対し）におい
て、ｎ＋１番地及びｎ＋２番地の命令に相当する命令を
インターリーブすべきデータの個数（Ｎｔ個）分実行し
なければならないことになる。そのため、プログラムは
２×Ｎｔ語（１語は下記のように、本例ではＮｉビッ
ト）だけ記述する必要がある。（本例では、インターリ
ーブ処理後のデータのデータメモリ３００における最初
の格納番地を１００番地としたが、Ｎｔ＝２３０とした
場合はそれを２３０番地以降としなければならないこと
になる。）

【００１９】又、図９に示すｎ番地及びｎ＋ｍ番地に相
当する２つの命令はＮｄ回ごとに一回実行するので、Ｎ
ｔ／Ｎｄ個記述する必要がある。従って、プログラムメ
モリ３８０の１語当りのビット数をＮｉ（Ｎｉは正の整
数）ビットとすると、使用メモリは全体として（２×Ｎ
ｔ＋２×Ｎｔ／Ｎｄ）×Ｎｉビットの領域をインターリ
ーブ処理のために確保しなければならない。また、デー
タメモリ３００においては、Ｎｔ×Ｎｄビットの領域
（図４）をインターリーブ処理前のデータ格納領域とし
て確保しなければならない。従って、全体として、例え
ば、Ｎｔ＝２３０，Ｎｄ＝１６，Ｎｉ＝３２とすると、
プログラムメモリ３８０において１５６４０ビット、デ
ータメモリ３００においては３６８０ビット、全体で１
９３２０ビット必要となる。

【００２０】このように、上記のような構成でインター
リーブ処理を実行する場合、プログラムメモリ３８０及
びデータメモリ３００の回路規模が非常に増大するとい
う問題があった。

【００２１】本発明は、上記の問題に鑑みてなされたも
ので、インターリーブ処理の実行に必要なプログラム及
びデータを記憶するプログラムメモリ及びデータメモリ
が占有する記憶領域を大幅に縮小したインターリーブ装
置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明によるインターリ
ーブ装置は、上記の問題を解決するため、インターリー
ブ処理前のデータの記憶域とインターリーブ処理後のデ
ータの記憶域とを含む第１の記憶手段と、インターリー
ブ処理後のデータの記憶域の番地情報と、該データのイ
ンターリーブ処理後のビットのビット位置情報とを記憶
する第２の記憶手段と、インターリーブ処理前のデータ
のインターリーブを希望するビットの状態を判別するビ
ット判別手段と、番地情報に基づき第１の記憶手段から
読出されたインターリーブ処理後のデータの、該データ
に対するビット位置情報により指定された位置のビット
をビット判別手段の出力に応じセットもしくはリセット
の操作を行なう演算手段と、演算手段の出力をインター
リーブ処理後のデータの記憶域に書込む書込手段と、を
備えたことを特徴とする

【００２３】本発明によるインターリーブ装置は、更
に、上記の問題を解決するため、第２の記憶手段に記憶
されている番地情報を相対的番地情報とし、インターリ
ーブ装置は、更に、相対的番地情報と共同して番地情報
を構成する基準値を含むポインタと、第２の記憶手段か
らの相対的番地情報とポインタからの基準値とを加算し
てインターリーブ処理後のデータの記憶域の番地を指定
する番地情報を出力する加算器と、を含むことを特徴と
する。

【００２４】

【００２５】

【００２６】

【作用】本発明によれば、インターリーブ処理後のデー
タの記憶域に対する番地情報とそのインターリーブ処理
後のビットの位置を指定するビット位置情報とを記憶す
る記憶手段を設け、その番地情報とビット位置情報とに
よりインターリーブ処理後のデータの番地とビット位置
とを個々に任意指定することができるようにしたことに
より、インターリーブ処理前のデータの全ビット位置に
インターリーブ処理前のビットを記憶することができる
と共に、該インターリーブ処理前のデータを同一プログ
ラムの反復で番地指定可能にして、インターリーブに使
用するメモリ領域を大幅に削減することができる。

【００２７】また、インターリーブ処理後のデータの記
憶域に対する番地情報を全番地に共通の基準値と各番地
に固有な相対的番地とを加算して生成するようにしたこ
とにより、相対的番地の記憶域を更に削減することがで
きる。

【００２８】

【実施例】以下、添付図面を参照して、本発明の実施例
を詳細に説明する。先ず、図１、５、６、７、１０に基
づき、本発明の第一実施例によるインターリーブ装置に
ついて詳細に説明する。図１は、本発明の第１実施例に
よるインターリーブ装置の構成を示す構成図である。

【００２９】図１において、１００は１語あたりＮｄビ
ット（Ｎｄは正の整数、例えば１６）構成で、複数語か
らなるデータメモリ、１１０はデータメモリ１００から
インターリーブ処理前のデータを読出すために指定する
番地を保持するポインタ、１２０はデータメモリ１００
に対しインターリーブ処理後のデータを書込む際に指定
する番地データ及びビット位置情報を保持するアドレス
メモリ、１２１はアドレスメモリ１２０のアクセス番地
を指定するポインタ、１２２はアドレスメモリ１２０か
ら出力する番地データ、１２３はアドレスメモリ１２０
から出力するビット位置情報、１２４は番地データ１２
２を保持し、データメモリ１００に対しインターリーブ
処理後のデータの格納番地を与えるポインタである。

【００３０】１３０はビット位置情報１２３と後述のラ
ッチ１６７に記憶されたフラグとを入力する制御装置で
あって、後述のフラグ（ラッチ１６７の値）が０の場合
は、ビット位置情報１２３で示したビットのみが値０
で、他のビットすべてを値１にした後述のデータ１３２
（例えば、ビット位置情報１２３で指定したビット位置
が１５であると‘０１・・・・・１’となる）を後述の
論理演算器１６０の一方の入力に出力すると同時に、フ
ラグが０の場合には論理積（アンド）を計算させるよう
論理演算器１６０の動作を制御する制御信号１３４を制
御部１８６に出力する。

【００３１】又、制御装置１３０は後述のフラグ（ラッ
チ１６７の値）が１の場合は、ビット位置情報１２３で
示したビットのみが値１で、他のビットすべてを値０に
した後述のデータ１３２（例えば、前述のように、指定
したビット位置が１５であると‘１０・・・・・０’と
なる）を後述の論理演算器１６０の一方の入力に出力す
ると同時に、フラグが０の場合には、論理和（オア）を
計算させるよう論理演算器１６０の動作を制御する制御
信号１３４を制御部１８６に対して出力する。

【００３２】更に、１３２は制御装置１３０から論理演
算器１６０に出力するデータ（前述）、１３４は制御装
置１３０から制御部１８６に出力して論理演算器１６０
に対し論理積を実行するか又は論理和を実行するかの指
示を与える制御信号１８８を制御部１８６から出力させ
る制御信号、１５０は後述のレジスタ１７０からのデー
タ及びデータメモリ１００の出力データを入力し、どち
らか一方を選択して論理演算器１６０の他方の入力に出
力するマルチプレクサ、１６０はデータ１３２とマルチ
プレクサ１５０からの出力データとを入力し、制御信号
１８８に応答して論理積か又は論理和を計算する論理演
算器である。

【００３３】更に、１６５は論理演算器１６０の出力デ
ータを下位側に１ビットシフトし、後述のレジスタ１７
０にシフトした結果を出力し、及びその最下位ビットを
ラッチ１６７に出力するシフタ、１６７はシフタ１６５
の出力データの最下位ビット（フラグ）を保持するラッ
チ、１７０はｒ０及びｒ１の２語からなり、１語あたり
Ｎｄビット（Ｎｄは正の整数、例えば１６）で構成さ
れ、シフタ１６５からの出力データを入力してそれをデ
ータメモリ１００及びマルチプレクサ１５０に出力する
レジスタである。

【００３４】１８０はインターリーブ処理用プログラム
（例えば、図１０，１１に示す）を格納するプログラム
メモリ、１８２はプログラムメモリ１８０から読出され
た命令を解読するデコーダ、１８４はデコーダ１８２か
ら制御部１８６に出力される制御信号、１８６は制御信
号１８４及び制御信号１３４を入力し、論理演算器１６
０の動作を制御する制御部、１８８は制御信号１３４の
入力に応答して制御部１８６から論理演算器１６０に出
力してその計算（論理積又は論理和）を制御する制御信
号である。

【００３５】又、図１において、ポインタ１１０、マル
チプレクサ１５０、論理演算器１６０、シフタ１６５、
レジスタ１７０、及びラッチ１６７によってビット判別
手段を構成し、制御装置１３０、データ１３２、制御信
号１３４、マルチプレクサ１５０、論理演算器１６０、
制御部１８６、及び制御信号１８８によって演算手段を
構成し、レジスタ１７０、及びデータメモリ１００によ
って書込手段を構成している。

【００３６】以下、上記のように構成された本第１実施
例によるインターリーブ装置において、インターリーブ
処理を実行する動作を図１のほか、図５乃至図７、図１
０を用いて説明する。図５は本発明によるインターリー
ブ処理前のデータの格納状態を示す構成図である。図６
はインターリーブ処理後のデータの格納状態を示す構成
図である。図７は本第１実施例のインターリーブ処理に
使用するアドレスメモリのデータ格納状態を示す構成図
である。図１０はプログラムメモリに格納された本第１
実施例のインターリーブ処理に使用するプログラムの例
を示す図である。尚、図１については前述した。

【００３７】以下で示すインターリーブ処理動作は、例
えば、データメモリ１００に図５に示した状態で格納さ
れているインターリーブ処理前のデータを図６に示すよ
うに並べかえるものとし、インターリーブ処理前のデー
タＤ１乃至ＤＮｔは、図５に示すように、０番地を先頭
番地として最下位ビットから最上位ビットまで順に格納
されており、データメモリ１００及びレジスタ１７０は
１６ビット（Ｎｄ＝１６）で構成されるという条件の下
で行われるものと仮定する。

【００３８】アドレスメモリ１２０には、インターリー
ブ処理前のデータ・ビットＤ１〜ＤＮｔそれぞれに対す
るインターリーブ処理後のデータのデータメモリ１００
に対する格納先番地及びそのビット位置が０番地から順
に、本実施例では図７に示すような形式で格納されてい
る。また、ポインタ１２１には予め０が格納されている
ものとする。

【００３９】プログラムメモリ１８０には、図１０に示
すプログラムが格納されている。以下、そのプログラム
メモリ１８０の番地に従い、ｎ番地から順に処理の手順
を説明する。

【００４０】［プログラムメモリ１８０：ｎ番地］ポイ
ンタ１１０によって指定されたデータメモリ１００の番
地（０番地）のデータをマルチプレクサ１５０、論理演
算器１６０、及びシフタ１６５を経由してレジスタ１７
０のｒ１に格納し、同時に最下位ビット（Ｄ１）をラッ
チ１６７に格納する。更に、ポインタ１２１で指定した
アドレスメモリ１２０の番地（最初は０番地）のデータ
を読み出し、番地データ１２２をポインタ１２４に格納
する。本例による番地データによると、初回はアドレス
メモリ１２０の０番地を指定したからポインタ１２４の
値は１００となる（図７）。それと同時に、ポインタ１
１０の値を１増分する（ポインタ１１０の増分機構は図
に示していない）。

【００４１】［プログラムメモリ１８０：ｎ＋１番地］
ｎ＋２〜ｎ＋４番地に示すプログラムの処理を繰り返す
回数は、本例では処理を１語ごとに行うから、‘Ｎｄ−
１＝１５’を設定する。なお、処理の繰り返し実行の機
構は図に示していない。

【００４２】［プログラムメモリ１８０：ｎ＋２番地］
インターリーブ格納命令を実行する。この命令はデータ
メモリ１００のポインタ１２４で指定した番地（本例で
は１００番地）のデータの指定ビット位置にラッチ１６
７の値（本例では、下記のように、Ｄ１＝０であれば
０、Ｄ１＝１であれば１）をセットして、レジスタ１７
０のｒ０に格納し、同時にポインタ１２１を１増分する
（１０１になる）というものである。すなわち、プログ
ラムメモリ１８０からこの命令が読みだされると、デコ
ーダ１８２で解読され、インターリーブ格納命令の実行
を制御する制御信号１８４が出力される。

【００４３】一方、制御装置１３０は、以下に述べるよ
うなデータ１３２及び制御信号１３４を出力する。すな
わち、ラッチ１６７の値（Ｄ１）が０のときは、ビット
位置情報１２３で指定したビット位置（本例では図７に
示すように、その０番地でビット位置１５を指定）のビ
ットを０とし、他のビットすべてを１に設定したデータ
１３２を出力する。それは、ｘ‘７ＦＦＦ’で示され
る。（ｘは１６進数であることを示し、７は０１１１、
Ｆは１１１１を示す）。同時に、論理演算器１６０にお
いて論理積を計算させるよう制御する制御信号１３４を
制御部１８６に出力する。

【００４４】同様に、ラッチ１６７の値（Ｄ１）が１の
ときは、ビット位置情報１２３で指定したビット位置
（上記と同じく１５）のビットを１とし、他のビットす
べてを０に設定したデータ１３２を出力する。従って、
この場合は、ｘ‘８０００’となる。（上記同様、８は
１０００、０は００００を示す）。同時に、論理演算器
１６０に対し論理和を計算させるよう制御する制御信号
１３４を制御部１８６に出力する。

【００４５】制御部１８６は、プログラムメモリ１８０
からの制御信号１８４の制御に基づき、上記のように制
御信号１３４に応答して、論理演算器１６０に対し論理
積または論理和を計算させるよう制御する制御信号１８
８を出力する。

【００４６】論理演算器１６０は、ポインタ１２４で指
定されたデータメモリ１００の１００番地（本例では、
最初、１００番地から始まる）のデータ（最初は内容不
問又は不明‘ｘｘ・・・・ｘ’）とデータ１３２（０１
１・・・１、又は１００・・・０）を入力し、制御信号
１８８で制御される計算（論理積又は論理和）を実行し
て、その結果をｒ０に格納する。

【００４７】すなわち、本例では、Ｄ１が０の場合は、
ポインタ１２４で指定されたデータメモリ１００の番地
（１００番地）のデータ‘ｘｘ・・・・ｘ’とデータ１
３２の内容ｘ‘７ＦＦＦ’（０１・・・・１）との論理
積を計算し、Ｄ１が１の場合は、ポインタ１２４で指定
されたデータメモリ１００の番地（１００番地）のデー
タ‘ｘｘ・・・・ｘ’とデータ１３２の内容ｘ‘８００
０’（１０・・・・０）との論理和を計算する。これに
より、Ｄ１が所定のビット位置に格納できたことにな
る。ここで、ポインタ１２１を１増分してアドレスメモ
リ１２０の１番地を指定し次の処理に備える（ポインタ
１２１の増分機構は図示していない）。

【００４８】［プログラムメモリ１８０：ｎ＋３番地］
ポインタ１２４で指定されたデータメモリ１００の番地
（１００番地）にレジスタ１７０のｒ０に格納されてい
るデータを格納する。これにより、データメモリ１００
の０番地に格納されているデータのビット位置０（図
５）の１ビット（Ｄ１）に対するインターリーブ処理が
完了したことになる。

【００４９】［プログラムメモリ１８０：ｎ＋４番地］
レジスタ１７０のｒ１に格納されているデータ（本例で
は、‘Ｄ１６、・・・、Ｄ３、Ｄ２、Ｄ１’）をマルチ
プレクサ１５０及び論理演算器１６０を介してシフタ１
６５に格納し、そこで下位側に１ビットのみシフトし
て、次のビットＤ２を最右端に配置する。その結果を再
びｒ１に格納すると同時に、最下位ビット（Ｄ２）をラ
ッチ１６７にフラグとして格納する。

【００５０】そこで、前述同様、ポインタ１２１で指定
したアドレスメモリ１２０の番地（上記で１番地に増分
した）のデータ（図７の１番地に示すように、番地デー
タ＝１０２、ビット位置データ＝１）を読出し、番地デ
ータ１２２をポインタ１２４に格納する。従って、ポイ
ンタ１２４の値は、現在では１０２となる。続いて、繰
返し処理の先頭番地（ｎ＋２番地）に戻る。以降、ｎ＋
２番地からｎ＋４番地をＮｄ−１（＝１５）回繰り返す
ことによって、Ｄ１〜ＤＮｄ（Ｄ１６）のデータに対す
るインターリーブ処理を実行することができる。その終
了後、プログラムはプログラムメモリ１８０のｎ＋５に
進む。

【００５１】［プログラムメモリ１８０：ｎ＋５番地］
ｎ番地に分岐し、そこで次にインターリーブするべきデ
ータが格納されているデータメモリ１００の番地を指定
して、上記同様の回数の処理を繰返す（本例では、前
回、既に１番地増分してあり、１番地を指定する）。

【００５２】次に、インターリーブするべきビットＤ１
７を上記でインターリーブしたデータ‘０ｘｘ・・・
ｘ’又は‘１ｘｘ・・・ｘ’（ｘは不問又は不明ビッ
ト）（図６の１００番地にＤ１のみがインターリーブさ
れている状態）に対し如何に加えるかについて説明す
る。上記のように、プログラムメモリ１８０のｎ番地に
戻り、そこで、ポインタ１１０によりデータメモリ１０
０の１番地を指定すると、図５の１番地に示すようなデ
ータ‘・・・・、Ｄ１８、Ｄ１７’が読出され、レジス
タ１７０のｒ１に格納されると同時に、その最下位ビッ
トＤ１７（０又は１）がラッチ１６７にフラグとして格
納される。

【００５３】次に、プログラムメモリ１８０をｎ＋２番
地へ進め、ポインタ１２１の指定によるアドレスメモリ
１２０の、例えば、１６番地を指定して、その番地情報
（本例では、番地データ（１００）、ビット位置データ
（１４））を読出し、ポインタ１２４を介してデータメ
モリ１００の１００番地のデータ（前回インターリーブ
した‘Ｄ１ｘｘ・・・・ｘ’が格納されている）を読出
し、論理演算器１６０において、前回同様、ビットＤ１
７が０の場合は‘１０１１・・・・１’と論理積され、
ビットＤ１７が１の場合は‘０１００・・・・０’と論
理和され、その結果がレジスタ１７０のｒ０に格納され
る。このようにして、レジスタ１７０のｒ０に格納され
たデータは、ビットＤ１７が０の場合は‘D1 ０ｘｘ・
・・ｘ’、ビットＤ１７が１の場合は‘D1 １ｘｘ・・
・ｘ’となる（このD1の値は、勿論０か１である）。以
下、前述同様にプログラムを進め、ビットを付加してイ
ンターリーブを実行することができる。

【００５４】以上の手順により、インターリーブ処理前
のデータＤ１〜ＤＮｔに対し如何にインターリーブ処理
を実行するかについて説明した。次に、その際必要とす
る各種メモリの記憶領域の大きさについて説明する。す
なわち、プログラムメモリ１８０については上記６ステ
ップの繰り返しとなるため、６×Ｎｉビット（Ｎｉはプ
ログラムメモリ１８０の１語のビット数、Ｎｉは正の整
数）、データメモリ１００についてはＮｔビット、アド
レスメモリ１２０についてはＮｔ×Ｎａビット（Ｎａは
アドレスメモリ１２０の１語のビット数、Ｎａは正の整
数）となる。

【００５５】例えば、前述の従来技術の場合同様、Ｎｔ
＝２３０，Ｎｄ＝１６，Ｎｉ＝３２，Ｎａ＝１２とする
と、プログラムメモリ１８０はＮｉ×６＝３２×６＝１
９２ビット、データメモリ１００はＮｔ＝２３０ビッ
ト、アドレスメモリ１２０はＮｔ×Ｎａ＝３２０×１２
＝２７６０ビット必要となる。従って、全メモリでは３
１８２ビット必要となる。このビット数からわかるよう
に、本発明は前述の従来技術で必要とした１９３２０ビ
ットより相当節約することができたことは明らかとなっ
た。

【００５６】次に、本発明の第２実施例によるインター
リーブ装置につき図２、５、６、８、１１を参照して説
明する。図２は本発明の第２実施例によるインターリー
ブ装置の構成を示す構成図、図８は本第２実施例のイン
ターリーブ処理に使用するアドレスメモリのデータ格納
状態を示す構成図、図１１はプログラムメモリに格納さ
れた本第２実施例のインターリーブ処理に使用するプロ
グラムの例を示す図である。尚、図５及び図６について
は、前述の第１実施例のものと同一である。

【００５７】図２において、１００〜１８８は図１に示
したものと同じものである。２２０はデータメモリ１０
０にインターリーブ処理後のデータを書込む際に使用す
る相対的番地情報（格納先番地の相対的に変化する部
分、すなわち、後述のポインタ２４０からの増分値）、
及びビット位置情報１２３を保持するアドレスメモリ、
２２１はアドレスメモリ２２０にアクセス番地を与える
ポインタ、２２２はアドレスメモリ２２０から出力する
相対的番地情報、２４０はデータメモリ１００にインタ
ーリーブ処理後のデータを書込む各番地に共通の部分か
らなる基準値又は基準番地を保持するポインタ、２４２
は相対的番地情報２２２とポインタ２４０からの基準値
とを加算し、データメモリ１００にインターリーブ処理
後のデータを書込む際に使用する番地情報をポインタ１
２４に出力する加算器である。

【００５８】以下、上記のように構成された本実施例の
インターリーブ装置において、インターリーブを実行す
る場合の動作について説明する。以下で示すインターリ
ーブ処理動作は、例えば、データメモリ１００に図５に
示した状態で格納されているインターリーブ処理前のデ
ータを図６に示すように並べかえるものとし、図５に示
すように、インターリーブ処理前のデータＤ１乃至ＤＮ
ｔは０番地を先頭番地として最下位ビットから最上位ビ
ットまで順に格納されており、又、データメモリ１００
及びレジスタ１７０は１６ビット（Ｎｄ＝１６）で構成
されるという条件の下で行われるものと仮定する。

【００５９】アドレスメモリ２２０には、インターリー
ブ処理前のデータ・ビットＤ１〜ＤＮｔそれぞれに対す
るインターリーブ処理後のデータのデータメモリ１００
に対する格納先である番地の相対的に変化する部分のみ
（以下、相対的番地と呼ぶ）とそのビット位置とが相対
的０番地から順に格納されている。本例では、図８に示
すように、番地データ（０、２、１、 ・・・）及びそ
れに対応するビット位置データ（１５、１、７、 ・・
・）がそこに示すような形式で格納されている。また、
ポインタ２２１には、予め０が格納されており、ポイン
タ２４０には、データメモリ１００にインターリーブ処
理後のデータを書込む際の基準となる基準値（例えば、
最初の番地、本例では１００番地）が格納されている。

【００６０】プログラムメモリ１８０には、図１１に示
すプログラムが格納されており、その動作が図１０に示
したものと異なるのは以下の点である。すなわち、図１
０に示す第１実施例においては、ｎ番地及びｎ＋４番地
において、ポインタ１２１で指定されたアドレスメモリ
１２０のその番地からデータを読出し、番地データ１２
２をポインタ１２４に格納するようにしたが、本実施例
では、それに代わる動作として、アドレスメモリ２２０
のポインタ２２１で指定した番地からそのデータを読出
し、その中の相対的番地情報２２２とポインタ２４０の
基準値（本例では１００）とを加算器２４２において加
算し、その結果をポインタ１２４に格納するようにした
点が異なる。

【００６１】これにより、アドレスメモリ２２０で保持
するべき番地情報をポインタ２４０からの基準値を差引
いた相対的な値とすることができ、アドレスメモリ２２
０の記憶領域をさらに小さくすることができる。

【００６２】尚、第１及び第２の実施例において、イン
ターリーブ処理前のデータを最下位ビットから順に並べ
たが、これは最上位ビットからでもよい。このとき、シ
フタ１６５は上位に１ビットシフトすることになり、ラ
ッチ１６７のフラグはシフタ１６５の出力の最上位ビッ
トを保持することになる。また、インターリーブ処理後
のデータ格納の配列は任意でよいことはいうまでもな
い。

【００６３】

【発明の効果】本発明は、以上説明したように構成し、
特に、インターリーブ処理後のデータの記憶域に対する
番地データとそのデータのインターリーブ処理後のビッ
トの位置を指定するビット位置情報とを記憶する記憶手
段を設け、その番地データとビット位置情報とによりイ
ンターリーブ処理後のデータの番地とビット位置とを個
々に任意指定することができるようにしたことにより、
インターリーブ処理前のデータの全域にインターリーブ
処理前のビットを記憶すると共に、該インターリーブ処
理前のデータを同一プログラムの反復で番地指定可能に
したことによって、小さい記憶領域（小回路規模）のプ
ログラムメモリ、及び小さいデータメモリの使用でよい
ため、インターリーブに使用するべきメモリ領域を大幅
に削減することができる。更に、本発明は、以上説明し
たように構成し、特に、インターリーブ処理後のデータ
の記憶域に対する番地データを全番地に共通の基準値と
各番地に固有な各番地の変化分（相対的番地）とを加算
して生成するよう構成し、相対的番地のみをアドレスメ
モリに記憶するようにしたことにより、更に相対的番地
の記憶域を削減することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるインターリーブ装置
の構成図

【図２】本発明の第２実施例によるインターリーブ装置
の構成図

【図３】従来のインターリーブ装置の構成図

【図４】従来技術で使用するインターリーブ処理前のデ
ータの格納状態を示す図

【図５】本発明で使用可能なインターリーブ処理前のデ
ータの格納状態を示す図

【図６】インターリーブ処理後のデータの格納状態を示
す図

【図７】本発明の第１実施例で使用するアドレスメモリ
のデータの格納状態を示す図

【図８】本発明の第２実施例で使用するアドレスメモリ
のデータの格納状態を示す図

【図９】従来のプログラムの例を示す図

【図１０】本発明の第１実施例で使用するプログラムの
例を示す図

【図１１】本発明の第２実施例で使用するプログラムの
例を示す図

【符号の説明】

１００ データメモリ １１０，１２１，１２４ ポインタ １２０ アドレスメモリ １７０ レジスタ １２２ 番地データ １２３ ビット位置情報 １３０ 制御装置 １３２ データ １３４，１８４，１８８ 制御信号 １５０ マルチプレクサ １６０ 論理演算器 １６５ シフタ １６７ ラッチ １８０ プログラムメモリ １８２ デコーダ １８６ 制御部 ２２０ アドレスメモリ ２２１ ポインタ ２２２ 相対的番地情報 ２４０ ポインタ ２４２ 加算器 ３００ データメモリ ３２４ ポインタ ３４０ シフタ ３４２ レジスタ ３６０ 論理演算器 ３７０ レジスタ ３８０ プログラムメモリ ３８２ デコーダ

フロントページの続き (56)参考文献 特開 昭61−282933（ＪＰ，Ａ) 特開 平２−253339（ＪＰ，Ａ) 特開 昭56−107655（ＪＰ，Ａ) 特開 平４−279934（ＪＰ，Ａ) 特開 昭61−276043（ＪＰ，Ａ) 特開 昭61−86850（ＪＰ，Ａ) 特開 平２−306339（ＪＰ，Ａ) 特開 平１−217528（ＪＰ，Ａ) 特開 昭61−9725（ＪＰ，Ａ) 特開 平５−6303（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】インターリーブ処理前のデータの記憶域と
   インターリーブ処理後のデータの記憶域とを含む第１の
   記憶手段と、 前記インターリーブ処理後のデータの記憶域の番地情報
   と、該データのインターリーブ処理後のビットのビット
   位置情報とを記憶する第２の記憶手段と、 前記インターリーブ処理前のデータのインターリーブを
   希望するビットの状態を判別するビット判別手段と、 前記番地情報に基づき前記第１の記憶手段から読出され
   たインターリーブ処理後のデータの、該データに対する
   前記ビット位置情報により指定された位置のビットを前
   記ビット判別手段の出力に応じセットもしくはリセット
   の操作を行なう演算手段と、 前記演算手段の出力を前記インターリーブ処理後のデー
   タの記憶域に書込む書込手段とを備え、 前記第２の記憶手段に記憶した番地情報とビット位置情
   報はポインタを順々に１増分することにより得られるこ
   とを特徴とするインターリーブ装置。
2. 【請求項２】前記第２の記憶手段に記憶の番地情報は相
   対的番地情報であり、 前記インターリーブ装置は、更に、 前記相対的番地情報と共同して前記番地情報を構成する
   基準値を含むポインタと、 前記相対的番地情報と前記基準値とを加算して前記イン
   ターリーブ処理後のデータの記憶域の前記番地情報を出
   力する加算器と、を含むことを特徴とする請求項１記載
   のインターリーブ装置。