JPH04288649A - メモリ装置 - Google Patents
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- JPH04288649A JPH04288649A JP3025937A JP2593791A JPH04288649A JP H04288649 A JPH04288649 A JP H04288649A JP 3025937 A JP3025937 A JP 3025937A JP 2593791 A JP2593791 A JP 2593791A JP H04288649 A JPH04288649 A JP H04288649A
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- 230000002457 bidirectional effect Effects 0.000 abstract description 21
- 238000013500 data storage Methods 0.000 abstract description 3
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 70
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 70
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パリティデ−タを記憶
するパリティデ−タ記憶用のＤＲＡＭを有するメモリ装
置に関するものである。
するパリティデ−タ記憶用のＤＲＡＭを有するメモリ装
置に関するものである。
【０００２】
【従来の技術】図３は従来のメモリ装置を示すものであ
る。この図において、１はアドレスバスで、図示してい
ないＭＰＵに接続されている。２はデ−タバスで、アド
レスバス１と同様にＭＰＵに接続されている。３はＤＲ
ＡＭ制御回路で、主メモリとしてのＤＲＡＭ５ａ〜５ｄ
およびパリティ用のＤＲＡＭ６ａ〜６ｄを制御するため
のものである。ここで、３ａはＤＲＡＭの制御信号であ
るＣＡＳ（行アドレス制御）発生回路で、ＣＡＳ信号３
ａ−１〜３ａ−４をＤＲＡＭ５ａ〜５ｄおよび６ａ〜６
ｄへ出力する。３ｂはＲＡＳ（列アドレス制御）発生回
路で、ＲＡＳ信号３ｂ−１〜３ｂ−４をＤＲＡＭ５ａ〜
５ｄおよび６ａ〜６ｄへ出力する。３ｃはマルチプレク
サで、ＭＰＵからのアドレスバス１を受けてＤＲＡＭ５
ａ〜５ｄおよび６ａ〜６ｄへ多重化アドレスを出力する
。３ｄは書き込み信号発生回路で、書き込み信号３ｄ−
１〜３ｄ−４をＤＲＡＭ５ａ〜５ｄおよび６ａ〜６ｄへ
出力し、制御信号３ｄ−５を双方向バスドライバ７ａ−
７ｄへ出力する。３ｅは出力制御信号発生回路で、出力
制御信号３ｅ−１〜３ｅ−４をＤＲＡＭ５ａ〜５ｄへ出
力する。４は前記マルチプレクサ３ｃによって多重化さ
れたアドレスをＤＲＡＭ５ａ〜５ｄおよび６ａ〜６ｄに
入力させるＲＡＭアドレスバスである。７ａ〜７ｄは双
方向バスドライバで、一端はＭＰＵのデ−タバス２に、
他端はＤＲＡＭ５ａ〜５ｄのデ−タ入出力端子へＲＡＭ
デ−タバス８ａ〜８ｄを介して接続され、書き込み信号
発生回路３ｄから出力される制御信号３ｄ−５により制
御される。９ａ〜９ｄはパリティ生成・チェック回路で
、これらのデ−タ入力はＲＡＭデ−タバス８ａ〜８ｄに
接続され、パリティ入出力端子９ａ−１，９ｂ−１，９
ｃ−１，９ｄ−１は、それぞれパリティ用のＤＲＡＭ６
ａ，６ｂ，６ｃ，６ｄのデ−タ入出力端子に接続される
。１０はパリティエラ−生成回路で、パリティ生成・チ
ェック回路９ａ〜９ｄからのパリティエラ−信号９ａ−
２，９ｂ−２，９ｃ−２，９ｄ−２を処理しパリティエ
ラ−１０−１を発生する。すなわち、ＲＡＭデ−タバス
８ａ〜８ｄから出力されるデ−タを元にしてＭＰＵへパ
リティエラ−を出力する。
る。この図において、１はアドレスバスで、図示してい
ないＭＰＵに接続されている。２はデ−タバスで、アド
レスバス１と同様にＭＰＵに接続されている。３はＤＲ
ＡＭ制御回路で、主メモリとしてのＤＲＡＭ５ａ〜５ｄ
およびパリティ用のＤＲＡＭ６ａ〜６ｄを制御するため
のものである。ここで、３ａはＤＲＡＭの制御信号であ
るＣＡＳ（行アドレス制御）発生回路で、ＣＡＳ信号３
ａ−１〜３ａ−４をＤＲＡＭ５ａ〜５ｄおよび６ａ〜６
ｄへ出力する。３ｂはＲＡＳ（列アドレス制御）発生回
路で、ＲＡＳ信号３ｂ−１〜３ｂ−４をＤＲＡＭ５ａ〜
５ｄおよび６ａ〜６ｄへ出力する。３ｃはマルチプレク
サで、ＭＰＵからのアドレスバス１を受けてＤＲＡＭ５
ａ〜５ｄおよび６ａ〜６ｄへ多重化アドレスを出力する
。３ｄは書き込み信号発生回路で、書き込み信号３ｄ−
１〜３ｄ−４をＤＲＡＭ５ａ〜５ｄおよび６ａ〜６ｄへ
出力し、制御信号３ｄ−５を双方向バスドライバ７ａ−
７ｄへ出力する。３ｅは出力制御信号発生回路で、出力
制御信号３ｅ−１〜３ｅ−４をＤＲＡＭ５ａ〜５ｄへ出
力する。４は前記マルチプレクサ３ｃによって多重化さ
れたアドレスをＤＲＡＭ５ａ〜５ｄおよび６ａ〜６ｄに
入力させるＲＡＭアドレスバスである。７ａ〜７ｄは双
方向バスドライバで、一端はＭＰＵのデ−タバス２に、
他端はＤＲＡＭ５ａ〜５ｄのデ−タ入出力端子へＲＡＭ
デ−タバス８ａ〜８ｄを介して接続され、書き込み信号
発生回路３ｄから出力される制御信号３ｄ−５により制
御される。９ａ〜９ｄはパリティ生成・チェック回路で
、これらのデ−タ入力はＲＡＭデ−タバス８ａ〜８ｄに
接続され、パリティ入出力端子９ａ−１，９ｂ−１，９
ｃ−１，９ｄ−１は、それぞれパリティ用のＤＲＡＭ６
ａ，６ｂ，６ｃ，６ｄのデ−タ入出力端子に接続される
。１０はパリティエラ−生成回路で、パリティ生成・チ
ェック回路９ａ〜９ｄからのパリティエラ−信号９ａ−
２，９ｂ−２，９ｃ−２，９ｄ−２を処理しパリティエ
ラ−１０−１を発生する。すなわち、ＲＡＭデ−タバス
８ａ〜８ｄから出力されるデ−タを元にしてＭＰＵへパ
リティエラ−を出力する。
【０００３】次に、動作について説明する。まず、書き
込みモ−ドでは、ＭＰＵからのアドレスを受けるとＤＲ
ＡＭ制御回路３は、その内部のそれぞれの回路部からＤ
ＲＡＭ５ａ〜５ｄおよび６ａ〜６ｄに対してアドレスお
よび制御信号を発生する。ＤＲＡＭ５ａ（５ｂ〜５ｄ）
については通常のＤＲＡＭの動作と同じで、ＲＡＳ発生
回路３ｂからのＲＡＳ信号３ｂ−１の立ち下がりおよび
ＣＡＳ発生回路３ａからのＣＡＳ信号３ａ−１の立ち下
がりにより、マルチプレクサ３ｃより発生された行アド
レス，列アドレスがＤＲＡＭ５ａ，６ａに取り込まれる
。ここでは、書き込みモ−ドであるので出力制御信号発
生回路３ｅからの出力制御信号３ｅ−１〜３ｅ−４は高
レベルにある。その後、書き込み信号発生回路３ｄより
書き込み信号３ｄ−１がＤＲＡＭ５ａ，６ａに与えられ
る。ここで、双方向バスドライバ７ａ〜７ｄは書き込み
信号発生回路３ｄからの制御信号３ｄ−５により制御さ
れ、デ−タバス２上のデ−タがＲＡＭデ−タバス８ａを
介してＤＲＡＭ５ａへ書き込まれる。このときパリティ
生成・チェック回路９ａにより、ＲＡＭデ−タバス８ａ
上のデ−タ（８ビット）のパリティが生成されてパリテ
ィ用のＤＲＡＭ６ａに送られパリティデ−タが書き込ま
れる。ここでは、ＤＲＡＭ５ａについてのみ考えたが、
ＤＲＡＭ５ｂ〜５ｄ，６ａ〜６ｄへの書き込みについて
も同様で、ＤＲＡＭ６ａ〜６ｄに対してそれぞれにパリ
ティデ−タが書き込まれる。
込みモ−ドでは、ＭＰＵからのアドレスを受けるとＤＲ
ＡＭ制御回路３は、その内部のそれぞれの回路部からＤ
ＲＡＭ５ａ〜５ｄおよび６ａ〜６ｄに対してアドレスお
よび制御信号を発生する。ＤＲＡＭ５ａ（５ｂ〜５ｄ）
については通常のＤＲＡＭの動作と同じで、ＲＡＳ発生
回路３ｂからのＲＡＳ信号３ｂ−１の立ち下がりおよび
ＣＡＳ発生回路３ａからのＣＡＳ信号３ａ−１の立ち下
がりにより、マルチプレクサ３ｃより発生された行アド
レス，列アドレスがＤＲＡＭ５ａ，６ａに取り込まれる
。ここでは、書き込みモ−ドであるので出力制御信号発
生回路３ｅからの出力制御信号３ｅ−１〜３ｅ−４は高
レベルにある。その後、書き込み信号発生回路３ｄより
書き込み信号３ｄ−１がＤＲＡＭ５ａ，６ａに与えられ
る。ここで、双方向バスドライバ７ａ〜７ｄは書き込み
信号発生回路３ｄからの制御信号３ｄ−５により制御さ
れ、デ−タバス２上のデ−タがＲＡＭデ−タバス８ａを
介してＤＲＡＭ５ａへ書き込まれる。このときパリティ
生成・チェック回路９ａにより、ＲＡＭデ−タバス８ａ
上のデ−タ（８ビット）のパリティが生成されてパリテ
ィ用のＤＲＡＭ６ａに送られパリティデ−タが書き込ま
れる。ここでは、ＤＲＡＭ５ａについてのみ考えたが、
ＤＲＡＭ５ｂ〜５ｄ，６ａ〜６ｄへの書き込みについて
も同様で、ＤＲＡＭ６ａ〜６ｄに対してそれぞれにパリ
ティデ−タが書き込まれる。
【０００４】読み出しの場合については、ＲＡＳ発生回
路３ｂからのＲＡＳ信号３ｂ−１〜３ｂ−４の立ち下が
りおよびＣＡＳ発生回路３ａからのＣＡＳ信号３ａ−１
〜３ａ−４の立ち下がりにより、マルチプレクサ３ｃよ
り発生された行アドレス，列アドレスがＤＲＡＭ５ａ〜
５ｄ，６ａ〜６ｄに取り込まれる。その後、出力制御信
号発生回路３ｅからの出力制御信号３ｅ−１〜３ｅ−４
を低レベルにすることによりＤＲＡＭ５ａ〜５ｄ，６ａ
〜６ｄからデ−タが出力される。このとき、パリティ用
のＤＲＡＭ６ａ〜６ｄのデ−タ（パリティデ−タ）がパ
リティ生成・チェック回路９ａ〜９ｄに入力される。そ
こでＤＲＡＭ５ａ〜５ｄの出力デ−タとのパリティチェ
ックが行なわれる。もし、エラ−があればパリティエラ
−信号９ａ−２，９ｂ−２，９ｃ−２，９ｄ−２が出力
され、パリティエラ−生成回路１０を介してパリティエ
ラ−１０−１が出力される。デ−タバス２には制御信号
３ｄ−５によって制御された双方向バスドライバ７ａ〜
７ｄよりＤＲＡＭ５ａ〜５ｄのデ−タが出力される。
路３ｂからのＲＡＳ信号３ｂ−１〜３ｂ−４の立ち下が
りおよびＣＡＳ発生回路３ａからのＣＡＳ信号３ａ−１
〜３ａ−４の立ち下がりにより、マルチプレクサ３ｃよ
り発生された行アドレス，列アドレスがＤＲＡＭ５ａ〜
５ｄ，６ａ〜６ｄに取り込まれる。その後、出力制御信
号発生回路３ｅからの出力制御信号３ｅ−１〜３ｅ−４
を低レベルにすることによりＤＲＡＭ５ａ〜５ｄ，６ａ
〜６ｄからデ−タが出力される。このとき、パリティ用
のＤＲＡＭ６ａ〜６ｄのデ−タ（パリティデ−タ）がパ
リティ生成・チェック回路９ａ〜９ｄに入力される。そ
こでＤＲＡＭ５ａ〜５ｄの出力デ−タとのパリティチェ
ックが行なわれる。もし、エラ−があればパリティエラ
−信号９ａ−２，９ｂ−２，９ｃ−２，９ｄ−２が出力
され、パリティエラ−生成回路１０を介してパリティエ
ラ−１０−１が出力される。デ−タバス２には制御信号
３ｄ−５によって制御された双方向バスドライバ７ａ〜
７ｄよりＤＲＡＭ５ａ〜５ｄのデ−タが出力される。
【０００５】
【発明が解決しようとする課題】従来のメモリ装置では
以上のように構成されているので、メモリ装置の構成に
よっては、主メモリとパリティ用のメモリに同一世代の
ＤＲＡＭを使用できない。すなわち高速性を追求する場
合、主メモリ（例えば１ＭＤＲＡＭ２５６Ｋ×４）の６
０ｎｓ）に対してパリティ用は（例えば２５６ＫＤＲＡ
Ｍ（２５６Ｋ×１）の７０ｎｓ）一世代前のＤＲＡＭで
あり、速度の統一性という問題があり、また、主メモリ
（例えば１ＭＤＲＡＭ（２５６Ｋ×４））とパリティ用
メモリ（１ＭＤＲＡＭ（１Ｍ×１））に同一世代のＤＲ
ＡＭを使用した場合、メモリシステムの深さ方向（アド
レス長）が１Ｍ未満の場合、パリティ用のＤＲＡＭを余
らせてしまうという問題があった。
以上のように構成されているので、メモリ装置の構成に
よっては、主メモリとパリティ用のメモリに同一世代の
ＤＲＡＭを使用できない。すなわち高速性を追求する場
合、主メモリ（例えば１ＭＤＲＡＭ２５６Ｋ×４）の６
０ｎｓ）に対してパリティ用は（例えば２５６ＫＤＲＡ
Ｍ（２５６Ｋ×１）の７０ｎｓ）一世代前のＤＲＡＭで
あり、速度の統一性という問題があり、また、主メモリ
（例えば１ＭＤＲＡＭ（２５６Ｋ×４））とパリティ用
メモリ（１ＭＤＲＡＭ（１Ｍ×１））に同一世代のＤＲ
ＡＭを使用した場合、メモリシステムの深さ方向（アド
レス長）が１Ｍ未満の場合、パリティ用のＤＲＡＭを余
らせてしまうという問題があった。
【０００６】本発明は上記のような問題点を解消するた
めになされたもので、効率よく動作させることが可能な
メモリ装置を得ることを目的とする。
めになされたもので、効率よく動作させることが可能な
メモリ装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るメモリ装置
は、主メモリを構成する複数個のＤＲＡＭと、このＤＲ
ＡＭと同一の記憶容量を有し、内部の領域が各ＤＲＡＭ
に対応付けられたパリティデ−タ記憶用のライトパ−ビ
ット機能付ＤＲＡＭと、これらのＤＲＡＭに対する書き
込みおよび読み出しを制御するＤＲＡＭ制御回路とで構
成したものである。
は、主メモリを構成する複数個のＤＲＡＭと、このＤＲ
ＡＭと同一の記憶容量を有し、内部の領域が各ＤＲＡＭ
に対応付けられたパリティデ−タ記憶用のライトパ−ビ
ット機能付ＤＲＡＭと、これらのＤＲＡＭに対する書き
込みおよび読み出しを制御するＤＲＡＭ制御回路とで構
成したものである。
【０００８】
【作用】本発明においては、主メモリを構成するＤＲＡ
Ｍとパリティデ−タ記憶用のＤＲＡＭに動作速度が同一
のものを用いることができる。
Ｍとパリティデ−タ記憶用のＤＲＡＭに動作速度が同一
のものを用いることができる。
【０００９】
【実施例】以下、本発明の一実施例を図について説明す
る。図１において、図３と同一符号は同一のものを示し
、１１はパリティ用のライトパ−ビット機能付きＤＲＡ
Ｍ（２５６Ｋ×４）で、前記ＤＲＡＭ５ａ〜５ｄに対応
する領域Ｄ０〜Ｄ３（ビット）を有している。１２は双
方向バスドライバ、１３ａは本発明におけるＣＡＳ発生
回路で、ＤＲＡＭ５ａ〜５ｄおよび１１へのＣＡＳ信号
１３ａ−１〜１３ａ−５のほかに、ＤＲＡＭ１１の特定
のビットをマスクするためのマスク信号１３ａ−６〜１
３ａ−９，双方向バスドライバ１２への制御信号１３ａ
−１０を出力する。
る。図１において、図３と同一符号は同一のものを示し
、１１はパリティ用のライトパ−ビット機能付きＤＲＡ
Ｍ（２５６Ｋ×４）で、前記ＤＲＡＭ５ａ〜５ｄに対応
する領域Ｄ０〜Ｄ３（ビット）を有している。１２は双
方向バスドライバ、１３ａは本発明におけるＣＡＳ発生
回路で、ＤＲＡＭ５ａ〜５ｄおよび１１へのＣＡＳ信号
１３ａ−１〜１３ａ−５のほかに、ＤＲＡＭ１１の特定
のビットをマスクするためのマスク信号１３ａ−６〜１
３ａ−９，双方向バスドライバ１２への制御信号１３ａ
−１０を出力する。
【００１０】また、図２はライトパ−ビット機能付きＤ
ＲＡＭ１１のタイミングを示したものである。図におい
て、ＲＡＳｐ はライトパ−ビット機能付きＤＲＡＭ１
１（２５６Ｋ×４）へのＲＡＳ信号、ＣＡＳはライトパ
−ビット機能付きＤＲＡＭ１１および通常のＤＲＡＭ５
ａ〜５ｄへのＣＡＳ信号、Ｗｐ はライトパ−ビット機
能付きＤＲＡＭ１１への書き込み信号、Ｗは通常のＤＲ
ＡＭ５ａ〜５ｄへの書き込み信号、Ｄａｔａｐ はライ
トパ−ビット機能付きＤＲＡＭ１１へのデ−タ入力信号
、Ｄａｔａは通常のＤＲＡＭ５ａ〜５ｄへのデ−タ入力
信号である。
ＲＡＭ１１のタイミングを示したものである。図におい
て、ＲＡＳｐ はライトパ−ビット機能付きＤＲＡＭ１
１（２５６Ｋ×４）へのＲＡＳ信号、ＣＡＳはライトパ
−ビット機能付きＤＲＡＭ１１および通常のＤＲＡＭ５
ａ〜５ｄへのＣＡＳ信号、Ｗｐ はライトパ−ビット機
能付きＤＲＡＭ１１への書き込み信号、Ｗは通常のＤＲ
ＡＭ５ａ〜５ｄへの書き込み信号、Ｄａｔａｐ はライ
トパ−ビット機能付きＤＲＡＭ１１へのデ−タ入力信号
、Ｄａｔａは通常のＤＲＡＭ５ａ〜５ｄへのデ−タ入力
信号である。
【００１１】次に、動作について説明する。ここでは、
ＤＲＡＭ５ａとライトパ−ビット機能付きＤＲＡＭ１１
について考える。まず、書き込みモ−ドでは、ＭＰＵか
らのアドレスを受けるとＤＲＡＭ制御回路３は、その内
部のそれぞれの回路部からＤＲＡＭ５ａ〜５ｄおよび１
１に対してアドレスおよび制御信号を発生する。ＤＲＡ
Ｍ５ａ（５ａ〜５ｄ）については通常のＤＲＡＭの動作
と同じで、ＲＡＳ発生回路３ｂからのＲＡＳ信号３ｂ−
１の立ち下がりおよびＣＡＳ発生回路１３ａからのＣＡ
Ｓ信号１３ａの立ち下がりにより、マルチプレクサ３ｃ
より発生された行アドレス、列アドレスがＤＲＡＭ５ａ
に取り込まれる。ここでは、書き込みモ−ドであるので
、出力制御信号発生回路３ｅからの出力制御信号３ｅ−
１〜３ｅ−５は高レベルにある。その後書き込み信号発
生回路３ｄより書き込み信号３ｄ−１がＤＲＡＭ５ａに
与えられる。ここで、双方向バスドライバ７ａ〜７ｄお
よび１２は書き込み信号発生回路３ｄからの制御信号３
ｄ−５により制御され、デ−タバス２上のデ−タがＲＡ
Ｍデ−タバス８ａを介してＤＲＡＭ５ａに書き込まれる
。このとき、パリティ生成・チェック回路９ａによりＲ
ＡＭデ−タバス８ａ上のデ−タ（８ビット）のパリティ
が生成され、双方向バスドライバ１２に送られる。とこ
ろで、ライトパ−ビット機能付きＤＲＡＭ１１への書き
込みを行う際には、ＲＡＳの立ち下がり時に書き込み制
御信号３ｄ−６を低レベルにし、ライトパ−ビットモ−
ドを設定する。このとき、ＣＡＳ発生回路１３ａから発
生されるマスク信号１３ａ−６〜１３ａ−９のうち、例
えば領域Ｄ０に対応するマスク信号１３ａ−６を低レベ
ル、領域Ｄ１，Ｄ２，Ｄ３に対応するマスク信号１３ａ
−７〜１３ａ−９を高レベルに設定すると、ＤＲＡＭ１
１の領域Ｄ０のみへの書き込みが設定される。ここで、
ＣＡＳ発生回路１３ａから発生される双方向バスドライ
バ１２への制御信号１３ａ−１０により双方向バスドラ
イバ１２は高インピ−ダンス状態となっている。書き込
み動作については通常のＤＲＡＭと同様であるが、この
ときには、双方向バスドライバ１２が制御信号１３ａ−
１０により能動状態となり、書き込み信号発生回路３ｄ
からの制御信号３ｄ−５によりライトパ−ビット機能付
きＤＲＡＭ１１の領域Ｄ０にパリティデ−タが書き込ま
れる。このとき、ＣＡＳ発生回路１３ａから発生される
マスク信号１３ａ−６〜１３ａ−９は高インピ−ダンス
状態にある。ここでは、ＤＲＡＭ５ａについてのみ考え
たが、ＤＲＡＭ５ｂ〜５ｄへの書き込みについても同様
で、ライトパ−ビット機能付きＤＲＡＭ１１のそれぞれ
の領域Ｄ０〜Ｄ３に対して独立にパリティデ−タが書き
込める。
ＤＲＡＭ５ａとライトパ−ビット機能付きＤＲＡＭ１１
について考える。まず、書き込みモ−ドでは、ＭＰＵか
らのアドレスを受けるとＤＲＡＭ制御回路３は、その内
部のそれぞれの回路部からＤＲＡＭ５ａ〜５ｄおよび１
１に対してアドレスおよび制御信号を発生する。ＤＲＡ
Ｍ５ａ（５ａ〜５ｄ）については通常のＤＲＡＭの動作
と同じで、ＲＡＳ発生回路３ｂからのＲＡＳ信号３ｂ−
１の立ち下がりおよびＣＡＳ発生回路１３ａからのＣＡ
Ｓ信号１３ａの立ち下がりにより、マルチプレクサ３ｃ
より発生された行アドレス、列アドレスがＤＲＡＭ５ａ
に取り込まれる。ここでは、書き込みモ−ドであるので
、出力制御信号発生回路３ｅからの出力制御信号３ｅ−
１〜３ｅ−５は高レベルにある。その後書き込み信号発
生回路３ｄより書き込み信号３ｄ−１がＤＲＡＭ５ａに
与えられる。ここで、双方向バスドライバ７ａ〜７ｄお
よび１２は書き込み信号発生回路３ｄからの制御信号３
ｄ−５により制御され、デ−タバス２上のデ−タがＲＡ
Ｍデ−タバス８ａを介してＤＲＡＭ５ａに書き込まれる
。このとき、パリティ生成・チェック回路９ａによりＲ
ＡＭデ−タバス８ａ上のデ−タ（８ビット）のパリティ
が生成され、双方向バスドライバ１２に送られる。とこ
ろで、ライトパ−ビット機能付きＤＲＡＭ１１への書き
込みを行う際には、ＲＡＳの立ち下がり時に書き込み制
御信号３ｄ−６を低レベルにし、ライトパ−ビットモ−
ドを設定する。このとき、ＣＡＳ発生回路１３ａから発
生されるマスク信号１３ａ−６〜１３ａ−９のうち、例
えば領域Ｄ０に対応するマスク信号１３ａ−６を低レベ
ル、領域Ｄ１，Ｄ２，Ｄ３に対応するマスク信号１３ａ
−７〜１３ａ−９を高レベルに設定すると、ＤＲＡＭ１
１の領域Ｄ０のみへの書き込みが設定される。ここで、
ＣＡＳ発生回路１３ａから発生される双方向バスドライ
バ１２への制御信号１３ａ−１０により双方向バスドラ
イバ１２は高インピ−ダンス状態となっている。書き込
み動作については通常のＤＲＡＭと同様であるが、この
ときには、双方向バスドライバ１２が制御信号１３ａ−
１０により能動状態となり、書き込み信号発生回路３ｄ
からの制御信号３ｄ−５によりライトパ−ビット機能付
きＤＲＡＭ１１の領域Ｄ０にパリティデ−タが書き込ま
れる。このとき、ＣＡＳ発生回路１３ａから発生される
マスク信号１３ａ−６〜１３ａ−９は高インピ−ダンス
状態にある。ここでは、ＤＲＡＭ５ａについてのみ考え
たが、ＤＲＡＭ５ｂ〜５ｄへの書き込みについても同様
で、ライトパ−ビット機能付きＤＲＡＭ１１のそれぞれ
の領域Ｄ０〜Ｄ３に対して独立にパリティデ−タが書き
込める。
【００１２】読み出しの場合については、ＲＡＳ発生回
路３ｂからのＲＡＳ信号３ｂ−１〜３ｂ−５の立ち下が
りおよびＣＡＳ発生回路１３ａからのＣＡＳ信号１３ａ
−１〜１３ａ−４の立ち下がりにより、マルチプレクサ
３ｃにより発生された行アドレス，列アドレスがＤＲＡ
Ｍ５ａ〜５ｄ，１１に取り込まれる。その後、出力制御
信号発生回路３ｅからの出力制御信号３ｅ−１〜３ｅ−
５を低レベルにすることによりＤＲＡＭ５ａ〜５ｄ，１
１からデ−タが出力される。このとき、双方向バスドラ
イバ１２の制御信号１３ａ−１，１３ｄ−５により双方
向バスドライバ１２が制御され、ライトパ−ビット機能
付きＤＲＡＭ１１のデ−タ（パリティデ−タ）がパリテ
ィ生成・チェック回路９ａ〜９ｄに入力される。そこで
、ＤＲＡＭ５ａ〜５ｄの出力とのパリティチェックが行
われる。もし、エラ−があればパリティエラ−信号９ａ
−２，９ｂ−２，９ｃ−２，９ｄ−２が出力され、パリ
ティエラ−生成回路１０を介してパリティエラ−１０−
１が出力される。デ−タバス２には双方向バスドライバ
１２の制御信号３ｄ−５によって制御された双方向バス
ドライバ７ａ〜７ｄよりＤＲＡＭ５ａ〜５ｄのデ−タが
出力される。
路３ｂからのＲＡＳ信号３ｂ−１〜３ｂ−５の立ち下が
りおよびＣＡＳ発生回路１３ａからのＣＡＳ信号１３ａ
−１〜１３ａ−４の立ち下がりにより、マルチプレクサ
３ｃにより発生された行アドレス，列アドレスがＤＲＡ
Ｍ５ａ〜５ｄ，１１に取り込まれる。その後、出力制御
信号発生回路３ｅからの出力制御信号３ｅ−１〜３ｅ−
５を低レベルにすることによりＤＲＡＭ５ａ〜５ｄ，１
１からデ−タが出力される。このとき、双方向バスドラ
イバ１２の制御信号１３ａ−１，１３ｄ−５により双方
向バスドライバ１２が制御され、ライトパ−ビット機能
付きＤＲＡＭ１１のデ−タ（パリティデ−タ）がパリテ
ィ生成・チェック回路９ａ〜９ｄに入力される。そこで
、ＤＲＡＭ５ａ〜５ｄの出力とのパリティチェックが行
われる。もし、エラ−があればパリティエラ−信号９ａ
−２，９ｂ−２，９ｃ−２，９ｄ−２が出力され、パリ
ティエラ−生成回路１０を介してパリティエラ−１０−
１が出力される。デ−タバス２には双方向バスドライバ
１２の制御信号３ｄ−５によって制御された双方向バス
ドライバ７ａ〜７ｄよりＤＲＡＭ５ａ〜５ｄのデ−タが
出力される。
【００１３】すなわち、本発明によれば、パリティ用の
メモリとして、主メモリと同速度の１ＭＤＲＡＭ（２５
６Ｋ×４）を用いることが可能になり、システム設計が
容易になる。
メモリとして、主メモリと同速度の１ＭＤＲＡＭ（２５
６Ｋ×４）を用いることが可能になり、システム設計が
容易になる。
【００１４】
【発明の効果】以上説明したように、本発明は、主メモ
リを構成する複数個のＤＲＡＭと、このＤＲＡＭと同一
の記憶容量を有し、内部の領域が各ＤＲＡＭに対応付け
られたパリティデ−タ記憶用のライトパ−ビット機能付
ＤＲＡＭと、これらのＤＲＡＭに対する書き込みおよび
読み出しを制御するＤＲＡＭ制御回路とで構成したので
、主メモリを構成するＤＲＡＭとパリティデ−タ記憶溶
のＤＲＡＭに動作速度が同一のものを用いることができ
、パリティエラ−の生成・チェックが可能なメモリ装置
を効率よく実現できるという効果がある。
リを構成する複数個のＤＲＡＭと、このＤＲＡＭと同一
の記憶容量を有し、内部の領域が各ＤＲＡＭに対応付け
られたパリティデ−タ記憶用のライトパ−ビット機能付
ＤＲＡＭと、これらのＤＲＡＭに対する書き込みおよび
読み出しを制御するＤＲＡＭ制御回路とで構成したので
、主メモリを構成するＤＲＡＭとパリティデ−タ記憶溶
のＤＲＡＭに動作速度が同一のものを用いることができ
、パリティエラ−の生成・チェックが可能なメモリ装置
を効率よく実現できるという効果がある。
【図１】本発明のメモリ装置の一実施例を示す構成図で
ある。
ある。
【図２】ライトパ−ビット機能付きＤＲＡＭのタイミン
グ図である。
グ図である。
【図３】従来のメモリ装置を示す構成図である。
１ アドレスバス
２ デ−タバス
３ ＤＲＡＭ制御回路
３ｂ ＲＡＳ発生回路
３ｃ マルチプレクサ
３ｄ 書き込み信号発生回路
３ｅ 出力制御信号発生回路
４ ＲＡＭアドレスバス
５ａ ＤＲＡＭ
５ｂ ＤＲＡＭ
５ｃ ＤＲＡＭ
５ｄ ＤＲＡＭ
７ａ 双方向バスドライバ
７ｂ 双方向バスドライバ
７ｃ 双方向バスドライバ
７ｄ 双方向バスドライバ
８ａ ＲＡＭデ−タバス
８ｂ ＲＡＭデ−タバス
８ｃ ＲＡＭデ−タバス
８ｄ ＲＡＭデ−タバス
９ａ パリティ生成・チェック回路９ｂ
パリティ生成・チェック回路９ｃ パリティ生成
・チェック回路９ｄ パリティ生成・チェック回
路１０ パリティエラ−生成回路 １１ ライトパ−ビット機能付きＤＲＡＭ１２
双方向バスドライバ １３ａ ＣＡＳ発生回路
パリティ生成・チェック回路９ｃ パリティ生成
・チェック回路９ｄ パリティ生成・チェック回
路１０ パリティエラ−生成回路 １１ ライトパ−ビット機能付きＤＲＡＭ１２
双方向バスドライバ １３ａ ＣＡＳ発生回路
Claims (1)
- 【請求項１】主メモリを構成する複数個のＤＲＡＭと、
このＤＲＡＭと同一の記憶容量を有し、内部の領域が前
記各ＤＲＡＭに対応付けられたパリティデ−タ記憶用の
ライトパ−ビット機能付ＤＲＡＭと、これらのＤＲＡＭ
に対する書き込みおよび読み出しを制御するＤＲＡＭ制
御回路とで構成したことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025937A JPH04288649A (ja) | 1991-02-20 | 1991-02-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025937A JPH04288649A (ja) | 1991-02-20 | 1991-02-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288649A true JPH04288649A (ja) | 1992-10-13 |
Family
ID=12179684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3025937A Pending JPH04288649A (ja) | 1991-02-20 | 1991-02-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8273659B2 (en) | 2008-02-01 | 2012-09-25 | Newsouth Innovations Pty Limited | Method for patterned etching of selected material |
-
1991
- 1991-02-20 JP JP3025937A patent/JPH04288649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8273659B2 (en) | 2008-02-01 | 2012-09-25 | Newsouth Innovations Pty Limited | Method for patterned etching of selected material |
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