JPH04345998A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04345998A JPH04345998A JP3119887A JP11988791A JPH04345998A JP H04345998 A JPH04345998 A JP H04345998A JP 3119887 A JP3119887 A JP 3119887A JP 11988791 A JP11988791 A JP 11988791A JP H04345998 A JPH04345998 A JP H04345998A
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Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型ＲＡＭ
（ＤＲＡＭ），スタティック型ＲＡＭ（ＳＲＡＭ）など
の半導体メモリ装置に関し、メモリセルに欠陥があった
場合に高速に欠陥救済を行う回路方式に関する。
（ＤＲＡＭ），スタティック型ＲＡＭ（ＳＲＡＭ）など
の半導体メモリ装置に関し、メモリセルに欠陥があった
場合に高速に欠陥救済を行う回路方式に関する。
【０００２】
【従来の技術】従来の高速冗長回路方式は、例えば特開
平２−２１５００号公報に開示されている。ＳＲＡＭの
高速欠陥救済回路である特開平２−２１５００号の図１
において、メモリアレー１中のワード線とメモリアレー
２中のメモリアレー１の冗長ワード線とを同時に立ち上
げ、それぞれ第一データ線（ＣＤＬ１，ＣＤＬ１）及び
第二データ線（ＣＤＬ２，ＣＤＬ２）を介してセンスア
ンプ１（ＳＡ１）、センスアンプ２（ＳＡ２）にデータ
を送る。しかるのちに、救済，非救済によってＳＡ１，
ＳＡ２を選択的に活性化しデータバスにデータを出力す
ることにより欠陥ワード線を救済する。この際、ワード
線が立上りデータがＳＡ１，ＳＡ２に到達するまでにア
ドレス比較回路により救済，非救済を決定するために、
救済によるアクセス遅延は生じない。
平２−２１５００号公報に開示されている。ＳＲＡＭの
高速欠陥救済回路である特開平２−２１５００号の図１
において、メモリアレー１中のワード線とメモリアレー
２中のメモリアレー１の冗長ワード線とを同時に立ち上
げ、それぞれ第一データ線（ＣＤＬ１，ＣＤＬ１）及び
第二データ線（ＣＤＬ２，ＣＤＬ２）を介してセンスア
ンプ１（ＳＡ１）、センスアンプ２（ＳＡ２）にデータ
を送る。しかるのちに、救済，非救済によってＳＡ１，
ＳＡ２を選択的に活性化しデータバスにデータを出力す
ることにより欠陥ワード線を救済する。この際、ワード
線が立上りデータがＳＡ１，ＳＡ２に到達するまでにア
ドレス比較回路により救済，非救済を決定するために、
救済によるアクセス遅延は生じない。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術を破壊読み出しであるＤＲＡＭに適用する場合、
非救済時にもワード線、及び冗長ワード線を立ち上げる
ために冗長ワード線のデータが破壊される、あるいは、
冗長ワード線のあるマットの再書き込みアンプも動作さ
せなければならないために消費電力が増大する、という
問題が生ずる。
来技術を破壊読み出しであるＤＲＡＭに適用する場合、
非救済時にもワード線、及び冗長ワード線を立ち上げる
ために冗長ワード線のデータが破壊される、あるいは、
冗長ワード線のあるマットの再書き込みアンプも動作さ
せなければならないために消費電力が増大する、という
問題が生ずる。
【０００４】さらには、２つのアンプ中、選択的に１つ
のアンプを使用するために、１データを出力するのに２
つのセンスアンプが必要であり面積が増大する、という
問題があることが本願発明者の検討結果により明らかと
なった。この面積増大の問題は、多ビット出力となるほ
ど顕著になる。
のアンプを使用するために、１データを出力するのに２
つのセンスアンプが必要であり面積が増大する、という
問題があることが本願発明者の検討結果により明らかと
なった。この面積増大の問題は、多ビット出力となるほ
ど顕著になる。
【０００５】本発明は、上述の本願発明者の検討結果を
基にしてなされたものであり、その目的は消費電力及び
面積を顕著に増大させることなく、欠陥救済によるアク
セス遅延をゼロとする冗長回路を備えたメモリ装置を提
供することにある。
基にしてなされたものであり、その目的は消費電力及び
面積を顕著に増大させることなく、欠陥救済によるアク
セス遅延をゼロとする冗長回路を備えたメモリ装置を提
供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
には、救済方式ならびに救済回路の構成を下記のように
すればよい。
には、救済方式ならびに救済回路の構成を下記のように
すればよい。
【０００７】非救済時に冗長ワード線のデータが破壊さ
れる、あるいは２倍の再書き込みアンプを動作させるた
めに消費電力が増大する問題に関しては、上記従来方式
と同様にあるマットの冗長ワード線を別のマットに配置
し、救済時のみ冗長ワード線を立ち上げるようにすれば
よい。つまり、非救済時には冗長ワード線が立ち上がら
ないために再書き込みアンプは通常ワード線のマットの
みで動作させればよい。また、救済時には通常ワード線
の配置されたマットの再書き込みアンプから冗長ワード
線の配置されたマットへと再書き込みアンプを切り替え
れば良い。
れる、あるいは２倍の再書き込みアンプを動作させるた
めに消費電力が増大する問題に関しては、上記従来方式
と同様にあるマットの冗長ワード線を別のマットに配置
し、救済時のみ冗長ワード線を立ち上げるようにすれば
よい。つまり、非救済時には冗長ワード線が立ち上がら
ないために再書き込みアンプは通常ワード線のマットの
みで動作させればよい。また、救済時には通常ワード線
の配置されたマットの再書き込みアンプから冗長ワード
線の配置されたマットへと再書き込みアンプを切り替え
れば良い。
【０００８】さらに、センスアンプの個数が増大し面積
が増大する問題に対しては、以下の手段で対策できる（
詳細は実施例で説明する。）。
が増大する問題に対しては、以下の手段で対策できる（
詳細は実施例で説明する。）。
【０００９】センスアンプの数を増大させないためには
各マットのセンスアンプをできるだけ共通化すればよい
。つまり、センスアンプと複数のデータ線（ＲＯ線）と
をＭＯＳＦＥＴ等のスイッチ（ＲＯＳＷ）で接続し、マ
ット選択、及び、救済・非救済によってスイッチのＯＮ
，ＯＦＦを制御し、複数のデータ線（ＲＯ線）から１組
のデータ線をセンスアンプに接続すれば良い。
各マットのセンスアンプをできるだけ共通化すればよい
。つまり、センスアンプと複数のデータ線（ＲＯ線）と
をＭＯＳＦＥＴ等のスイッチ（ＲＯＳＷ）で接続し、マ
ット選択、及び、救済・非救済によってスイッチのＯＮ
，ＯＦＦを制御し、複数のデータ線（ＲＯ線）から１組
のデータ線をセンスアンプに接続すれば良い。
【００１０】
【作用】通常ワード線の非活性化を行なわないために、
動作速度が向上する。つまり、アクセス遅延時間が減少
する。これは、救済，非救済を決定するアドレス比較に
要する時間がワード線の立上り時間に影響しないためで
ある。そのかわり、上記ＲＯＳＷでセンスアンプへのデ
ータのながれを制御し、欠陥ワード線の偽データを増幅
しないようにしている。また、ワード線の非活性化を行
うよりは、ワード線が立ち上がってからデータがセンス
アンプへ到達するまでには少なくとも１ｎｓ程度必要で
あるので、本方式の方が、アドレス比較に時間的余裕も
生じる。
動作速度が向上する。つまり、アクセス遅延時間が減少
する。これは、救済，非救済を決定するアドレス比較に
要する時間がワード線の立上り時間に影響しないためで
ある。そのかわり、上記ＲＯＳＷでセンスアンプへのデ
ータのながれを制御し、欠陥ワード線の偽データを増幅
しないようにしている。また、ワード線の非活性化を行
うよりは、ワード線が立ち上がってからデータがセンス
アンプへ到達するまでには少なくとも１ｎｓ程度必要で
あるので、本方式の方が、アドレス比較に時間的余裕も
生じる。
【００１１】本発明の上記特徴点及び、その他の特徴点
については以下の記述より明確とされる。
については以下の記述より明確とされる。
【００１２】
【実施例】以下、本発明の一実施例をＤＲＡＭの場合に
ついて図１を用いて説明する。４マット構成の場合であ
る。メモリマット１１であるマット０，１，２，３の冗
長ワード線（領域０′，１′，２′，３′で指示）を各
々マット２，３，０，１中に配置している。このため、
ワード線救済時に同一マットでワード線が２本立ち上が
ることはなく、蓄積容量１３に記憶されているデータを
破壊することはない。また、マット０，１でＲＯ線１２
は１組（ＲＯ０，ＲＯ０，ＲＯ１，ＲＯ１）、同じくマ
ット２，３で１組（ＲＯ２，ＲＯ２，ＲＯ３，ＲＯ３）
であり、１マット当り２ビットを出力する場合を示して
いる。以下、非救済，救済の場合にわけて読み出し動作
を説明する。
ついて図１を用いて説明する。４マット構成の場合であ
る。メモリマット１１であるマット０，１，２，３の冗
長ワード線（領域０′，１′，２′，３′で指示）を各
々マット２，３，０，１中に配置している。このため、
ワード線救済時に同一マットでワード線が２本立ち上が
ることはなく、蓄積容量１３に記憶されているデータを
破壊することはない。また、マット０，１でＲＯ線１２
は１組（ＲＯ０，ＲＯ０，ＲＯ１，ＲＯ１）、同じくマ
ット２，３で１組（ＲＯ２，ＲＯ２，ＲＯ３，ＲＯ３）
であり、１マット当り２ビットを出力する場合を示して
いる。以下、非救済，救済の場合にわけて読み出し動作
を説明する。
【００１３】（非救済）マット０，１，２，３中いずれ
かのマットでワード線１本が立ち上がる。例えば、マッ
ト０でワード線が立ち上がったとすると、ＲＯ線１２（
ＲＯ０，ＲＯ０，ＲＯ１，ＲＯ１）にデータが出力され
る。そして、信号ＳＡＳはｈｉｇｈ状態となっておりＲ
ＯＳＷ０，ＲＯＳＷ１はＯＮ状態であり、ＲＯ０，ＲＯ
０，ＲＯ１，ＲＯ１がセンスアンプ１，センスアンプ２
に接続される。センスアンプで増幅されたデータは、さ
らにメインアンプで増幅されて出力バッファを介して出
力される。読出し後のデータの再書き込みに関しては、
マット０，１用の再書き込みアンプのみを動作させて再
書き込みを行う。
かのマットでワード線１本が立ち上がる。例えば、マッ
ト０でワード線が立ち上がったとすると、ＲＯ線１２（
ＲＯ０，ＲＯ０，ＲＯ１，ＲＯ１）にデータが出力され
る。そして、信号ＳＡＳはｈｉｇｈ状態となっておりＲ
ＯＳＷ０，ＲＯＳＷ１はＯＮ状態であり、ＲＯ０，ＲＯ
０，ＲＯ１，ＲＯ１がセンスアンプ１，センスアンプ２
に接続される。センスアンプで増幅されたデータは、さ
らにメインアンプで増幅されて出力バッファを介して出
力される。読出し後のデータの再書き込みに関しては、
マット０，１用の再書き込みアンプのみを動作させて再
書き込みを行う。
【００１４】（救済）非救済の場合と同じくマット０で
ワード線が立ち上がったとし、このワード線に欠陥が存
在し救済の必要がある場合を考える。この場合、同時に
マット２中のマット０の冗長ワード線も１本立ち上がる
。 そして、偽データがＲＯ０，ＲＯ０，ＲＯ１，ＲＯ１に
出力されると同時に、ＲＯ線ＲＯ２，ＲＯ２，ＲＯ３，
ＲＯ３に真のデータが出力される。本来（非救済）、マ
ット０が選択された場合は上述のように信号ＳＡＳはｈ
ｉｇｈ状態となっておりＲＯＳＷ０，ＲＯＳＷ１はＯＮ
状態となるが、信号は切り替わりＳＡＳがｈｉｇｈとな
りＲＯＳＷ２，ＲＯＳＷ３がＯＮ状態となりＲＯ２，Ｒ
Ｏ２，ＲＯ３，ＲＯ３のみがセンスアンプ１，センスア
ンプ２に接続される。このようにして、マット０の欠陥
ワード線の偽データを増幅することなく，冗長ワード線
の真のデータを出力できる。さらに、読出し後の再書き
込みに関しては、マット０，１用の再書き込みアンプの
動作を禁止し、マット２，３用の再書き込みアンプを動
作させて、冗長ワード線にデータを再書き込みする。マ
ット０，１用の再書き込みアンプを動作させなくても、
立ち上がっているワード線は欠陥ワード線であるために
再書き込みする必要はないのである。
ワード線が立ち上がったとし、このワード線に欠陥が存
在し救済の必要がある場合を考える。この場合、同時に
マット２中のマット０の冗長ワード線も１本立ち上がる
。 そして、偽データがＲＯ０，ＲＯ０，ＲＯ１，ＲＯ１に
出力されると同時に、ＲＯ線ＲＯ２，ＲＯ２，ＲＯ３，
ＲＯ３に真のデータが出力される。本来（非救済）、マ
ット０が選択された場合は上述のように信号ＳＡＳはｈ
ｉｇｈ状態となっておりＲＯＳＷ０，ＲＯＳＷ１はＯＮ
状態となるが、信号は切り替わりＳＡＳがｈｉｇｈとな
りＲＯＳＷ２，ＲＯＳＷ３がＯＮ状態となりＲＯ２，Ｒ
Ｏ２，ＲＯ３，ＲＯ３のみがセンスアンプ１，センスア
ンプ２に接続される。このようにして、マット０の欠陥
ワード線の偽データを増幅することなく，冗長ワード線
の真のデータを出力できる。さらに、読出し後の再書き
込みに関しては、マット０，１用の再書き込みアンプの
動作を禁止し、マット２，３用の再書き込みアンプを動
作させて、冗長ワード線にデータを再書き込みする。マ
ット０，１用の再書き込みアンプを動作させなくても、
立ち上がっているワード線は欠陥ワード線であるために
再書き込みする必要はないのである。
【００１５】以上、本発明の救済原理を説明したが、図
１中どのマットが選択されるか、及び非救済、救済かに
よってＳＡＳ，ＳＡＳ信号がどのような状態になるかを
表１に示す。
１中どのマットが選択されるか、及び非救済、救済かに
よってＳＡＳ，ＳＡＳ信号がどのような状態になるかを
表１に示す。
【００１６】
【表１】
【００１７】図２は１６ＭビットＤＲＡＭに本発明を適
用する場合のマット構成の例を示したものである。４Ｍ
ビットモジュール２１中ワード線は４本立ち上がる。つ
まり、１Ｍビット当り１本のワード線が立ち上がる。１
Ｍビット分について冗長ワード線の配置例を示したのが
図２（Ｃ）である。マット０，１，２，３，４，５，６
，７の冗長ワード線を各々マット２，３，０，１，６，
７，４，５に配置している（０′，１′，２′，３′，
４′，５′，６′，７′で表している。）。
用する場合のマット構成の例を示したものである。４Ｍ
ビットモジュール２１中ワード線は４本立ち上がる。つ
まり、１Ｍビット当り１本のワード線が立ち上がる。１
Ｍビット分について冗長ワード線の配置例を示したのが
図２（Ｃ）である。マット０，１，２，３，４，５，６
，７の冗長ワード線を各々マット２，３，０，１，６，
７，４，５に配置している（０′，１′，２′，３′，
４′，５′，６′，７′で表している。）。
【００１８】図２（Ｃ）に示した１Ｍビット分のマット
構成について図１に相当する読出し系の構成図を示すと
図３となる。１本のワード線から４ビット出力する場合
について示している。動作原理は図１の場合と同様であ
る。図３には再書き込みアンプ３５も示している。再書
き込みアンプはＲＷ１からＲＷ４で制御される。ＲＷ１
からＲＷ４はＳＡＳ１からＳＡＳ４に対応している。つ
まり、ＳＡＳ１がｈｉｇｈになるとＲＷ１はマット０，
１用の再書き込みアンプが動作するように設定される。 ＲＯＳＷ０ ３１，ＲＯＳＷ１ ３２，ＲＯＳＷ２ ３
３，ＲＯＳＷ３ ３４を制御する信号（ＳＡＳ１，ＳＡ
Ｓ２，ＳＡＳ３，ＳＡＳ４）、再書き込みアンプを制御
する信号、さらに、データを書き込むための共通データ
線，ＷＩ線を制御する回路について示したのが図４であ
る。図４中、ｉｎｈで示しているのがワード線救済信号
であり、ＬＯＷの場合に救済される。Ａ８，Ａ９はマッ
トを選択するアドレスである。ｉｎｈ信号発生回路は図
５に示す。図５は２アドレスについて救済する場合を示
している。つまり、各マットに冗長ワード線が２本存在
する場合である。アドレスＡ０からＡ６が１マット（１
２８本）中どの１本に欠陥があるかを比較し、Ａ８，Ａ
９でどのマットであるかを比較している。 ｉｎｈ０，ｉｎｈ１が各冗長ワード線に対応する。図４
，５から明らかなように、アドレスが入力されてから、
ＳＡＳ１，ＳＡＳ２，ＳＡＳ３，ＳＡＳ４が出力される
まで論理段数７段であり、ワードドライバまでの論理段
数４段（図６参照）と比べて３段多いが、メモリセルか
らデータがデータ線に出てくるまでには十分間にあう。 つまり、アクセス遅延を生じることなく救済できる。
構成について図１に相当する読出し系の構成図を示すと
図３となる。１本のワード線から４ビット出力する場合
について示している。動作原理は図１の場合と同様であ
る。図３には再書き込みアンプ３５も示している。再書
き込みアンプはＲＷ１からＲＷ４で制御される。ＲＷ１
からＲＷ４はＳＡＳ１からＳＡＳ４に対応している。つ
まり、ＳＡＳ１がｈｉｇｈになるとＲＷ１はマット０，
１用の再書き込みアンプが動作するように設定される。 ＲＯＳＷ０ ３１，ＲＯＳＷ１ ３２，ＲＯＳＷ２ ３
３，ＲＯＳＷ３ ３４を制御する信号（ＳＡＳ１，ＳＡ
Ｓ２，ＳＡＳ３，ＳＡＳ４）、再書き込みアンプを制御
する信号、さらに、データを書き込むための共通データ
線，ＷＩ線を制御する回路について示したのが図４であ
る。図４中、ｉｎｈで示しているのがワード線救済信号
であり、ＬＯＷの場合に救済される。Ａ８，Ａ９はマッ
トを選択するアドレスである。ｉｎｈ信号発生回路は図
５に示す。図５は２アドレスについて救済する場合を示
している。つまり、各マットに冗長ワード線が２本存在
する場合である。アドレスＡ０からＡ６が１マット（１
２８本）中どの１本に欠陥があるかを比較し、Ａ８，Ａ
９でどのマットであるかを比較している。 ｉｎｈ０，ｉｎｈ１が各冗長ワード線に対応する。図４
，５から明らかなように、アドレスが入力されてから、
ＳＡＳ１，ＳＡＳ２，ＳＡＳ３，ＳＡＳ４が出力される
まで論理段数７段であり、ワードドライバまでの論理段
数４段（図６参照）と比べて３段多いが、メモリセルか
らデータがデータ線に出てくるまでには十分間にあう。 つまり、アクセス遅延を生じることなく救済できる。
【００１９】表２はｉｎｈとＡ８，Ａ９によってＳＡＳ
１，ＳＡＳ２，ＳＡＳ３，ＳＡＳ４の信号がどのように
制御されるかを示している。救済すると、ＳＡＳ１とＳ
ＡＳ２が、ＳＡＳ３とＳＡＳ４が入れ替わっているのが
わかる。
１，ＳＡＳ２，ＳＡＳ３，ＳＡＳ４の信号がどのように
制御されるかを示している。救済すると、ＳＡＳ１とＳ
ＡＳ２が、ＳＡＳ３とＳＡＳ４が入れ替わっているのが
わかる。
【００２０】
【表２】
【００２１】以上、本発明の実施例を、その動作及び回
路で示した。いずれの実施例も、救済方法としては、ス
イッチでセンスアンプとデータ線の接続を制御する方法
としている。しかしながら、もちろん従来の公知例のと
おりにセンスアンプの活性化，非活性化でデータの流れ
を制御する方法でも構わない。但し、上述のように冗長
ワード線の活性化は救済する場合のみである。
路で示した。いずれの実施例も、救済方法としては、ス
イッチでセンスアンプとデータ線の接続を制御する方法
としている。しかしながら、もちろん従来の公知例のと
おりにセンスアンプの活性化，非活性化でデータの流れ
を制御する方法でも構わない。但し、上述のように冗長
ワード線の活性化は救済する場合のみである。
【００２２】また、ＤＲＡＭのようにワード線を電源電
圧ＶＣＣよりも高い電圧ＶＣＨで立ち上げる場合は以下
の操作が必要である。
圧ＶＣＣよりも高い電圧ＶＣＨで立ち上げる場合は以下
の操作が必要である。
【００２３】ＶＣＨ発生回路をチップ中最低２個設け、
１個はワード線用に、もう１つは冗長ワード線用とし、
ＶＣＨの供給をワード線と冗長ワード線とで分ける。ま
たは、ワード線と冗長ワード線とでＶＣＨ発生回路を共
用し、ワード線とＶＣＨ発生回路の間にＭＯＳＦＥＴな
どのスイッチを設け、救済しない場合はスイッチをＯＮ
してＶＣＨをワード線に供給し、救済する場合にはスイ
ッチをＯＦＦして冗長ワード線のみにＶＣＨを供給する
。以上の操作の目的は、例えばワード線ショートを救済
する際に、ショートしているワード線も立ち上げるとＶ
ＣＨ発生回路からグランドへ貫通電流が流れＶＣＨ発生
回路のキャパシタの電荷が枯渇するのを防ぐためである
。従って、この目的のためには、通常の冗長回路と同様
にワード線デコード回路にインヒビット信号を入力し貫
通電流が多量に流れない程度にワード線の立ち上げ動作
を禁止しても良い。（冗長ワード線が立ち上がってから
数ｎｓ後にワード線の立ち上げ動作を禁止する。）つま
り、通常の冗長方式であるワード線立ち上げ動作を禁止
する方式と本提案方式を混合した方式である。
１個はワード線用に、もう１つは冗長ワード線用とし、
ＶＣＨの供給をワード線と冗長ワード線とで分ける。ま
たは、ワード線と冗長ワード線とでＶＣＨ発生回路を共
用し、ワード線とＶＣＨ発生回路の間にＭＯＳＦＥＴな
どのスイッチを設け、救済しない場合はスイッチをＯＮ
してＶＣＨをワード線に供給し、救済する場合にはスイ
ッチをＯＦＦして冗長ワード線のみにＶＣＨを供給する
。以上の操作の目的は、例えばワード線ショートを救済
する際に、ショートしているワード線も立ち上げるとＶ
ＣＨ発生回路からグランドへ貫通電流が流れＶＣＨ発生
回路のキャパシタの電荷が枯渇するのを防ぐためである
。従って、この目的のためには、通常の冗長回路と同様
にワード線デコード回路にインヒビット信号を入力し貫
通電流が多量に流れない程度にワード線の立ち上げ動作
を禁止しても良い。（冗長ワード線が立ち上がってから
数ｎｓ後にワード線の立ち上げ動作を禁止する。）つま
り、通常の冗長方式であるワード線立ち上げ動作を禁止
する方式と本提案方式を混合した方式である。
【００２４】
【発明の効果】本発明によれば、ワード線欠陥救済のた
めに行うアドレス切り換えに伴うアクセス時間の遅延が
生じない。また、チップ面積及び消費電力の増大も従来
のアクセス時間の生じる欠陥救済回路の場合と比べて、
顕著に増大しない。
めに行うアドレス切り換えに伴うアクセス時間の遅延が
生じない。また、チップ面積及び消費電力の増大も従来
のアクセス時間の生じる欠陥救済回路の場合と比べて、
顕著に増大しない。
【図１】本発明の一実施例によるＤＲＡＭのブロック図
である。
である。
【図２】本発明を１６ＭビットＤＲＡＭに適用した場合
の冗長ワード線の配置例図である。
の冗長ワード線の配置例図である。
【図３】図２のマット構成に対応する本発明のブロック
図である。
図である。
【図４】図３中の制御信号発生回路図である。
【図５】ｉｎｈｉｂｉｔ信号（ｉｎｈ）発生回路図であ
る。
る。
【図６】冗長ワード線デコード回路図である。
１１…メモリマット、１２…データ線（ＲＯ線）、１３
…メモリセル（蓄積容量）、１４…データ線とセンスア
ンプを接続するスイッチ、１５…センスアンプ、２１…
４Ｍビットモジュール、３１，３２，３３，３４…デー
タ線とセンスアンプを接続するスイッチ、３５…再書き
込みアンプ。
…メモリセル（蓄積容量）、１４…データ線とセンスア
ンプを接続するスイッチ、１５…センスアンプ、２１…
４Ｍビットモジュール、３１，３２，３３，３４…デー
タ線とセンスアンプを接続するスイッチ、３５…再書き
込みアンプ。
Claims (5)
- 【請求項１】メモリ装置において、（１）複数のメモリ
セルと複数の冗長メモリセルからなるメモリマットが複
数個存在し、（２）上記複数のメモリセル中のワード線
を選択するワードドライバと、上記複数の冗長メモリセ
ル中の冗長ワード線を選択する冗長ワードドライバと、
（３）上記メモリマットから読みだしたデータをセンス
するためのセンスアンプと、（４）上記メモリマットと
上記センスアンプとを接続するデータ線（ＲＯ線）と、
（５）上記メモリマット中の上記メモリセルと上記冗長
メモリセルとに共通に接続されているビット線群のある
ビット線を上記データ線（ＲＯ線）に伝達するためのカ
ラムスイッチと、（６）上記カラムスイッチを制御する
、カラムドライバと、（７）読み出されたデータを再書
き込みするための再書き込みアンプと（ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の場合）、（８）上
記データ線（ＲＯ線）と上記センスアンプとを接続する
スイッチ手段と、（９）上記スイッチ手段及び、再書き
込みアンプを制御する制御回路、を具備しており、ある
メモリマットの冗長ワード線をそのメモリマットと異な
るメモリマットに配置し、ワード線欠陥救済を行わない
時には、ワード線のみを立ち上げデータをセンスし、ワ
ード線欠陥救済時には、ワード線及び冗長ワード線を異
なるメモリマットで立ち上げ、上記スイッチ手段を制御
して欠陥ワード線の存在するマットのデータ線を上記セ
ンスアンプから切離し、冗長ワード線の存在するマット
のデータ線を上記センスアンプに接続してセンスするこ
とによりワード線救済を行うことを特徴とするメモリ装
置。 - 【請求項２】請求項１記載のメモリ装置において、ワー
ド線欠陥救済時に、上記スイッチ手段でセンスアンプに
接続されるデータ線を切り替えると同時に、欠陥ワード
線の存在するマットの上記再書き込みアンプの動作を禁
止し、冗長ワード線の存在するマットの再書き込みアン
プの動作を許可することを特徴とするメモリ装置。 - 【請求項３】請求項１記載のメモリ装置において、ワー
ド線欠陥救済時に、上記スイッチ手段でセンスアンプに
接続されるデータ線を切り替えるかわりに、欠陥ワード
線の存在するマットのデータ線に接続されたセンスアン
プの動作を禁止し、冗長ワード線の存在するマットのデ
ータ線に接続されたセンスアンプの動作を許可すること
によりワード線を救済することをこと特徴とするメモリ
装置。 - 【請求項４】請求項１記載のメモリ装置で、複数の上記
センスアンプに異なるマットから複数組の上記データ線
が接続されており、複数のセンスアンプを同時に動作さ
せる多ビット出力の場合において、上記スイッチ手段を
制御することにより、各センスアンプに対して複数組の
データ線から１組のデータ線を選択することにより、ワ
ード線を救済することを特徴とするメモリ装置。 - 【請求項５】請求項１記載のメモリ装置において、上記
スイッチ手段はＭＯＳＦＥＴであることを特徴とするメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119887A JPH04345998A (ja) | 1991-05-24 | 1991-05-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119887A JPH04345998A (ja) | 1991-05-24 | 1991-05-24 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345998A true JPH04345998A (ja) | 1992-12-01 |
Family
ID=14772697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119887A Pending JPH04345998A (ja) | 1991-05-24 | 1991-05-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203593A (ja) * | 1992-09-30 | 1994-07-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US7184330B2 (en) | 2004-05-27 | 2007-02-27 | Hitachi, Ltd | Semiconductor memory device |
-
1991
- 1991-05-24 JP JP3119887A patent/JPH04345998A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203593A (ja) * | 1992-09-30 | 1994-07-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US7184330B2 (en) | 2004-05-27 | 2007-02-27 | Hitachi, Ltd | Semiconductor memory device |
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