JPS63181067A - メモリ共有システム - Google Patents
メモリ共有システムInfo
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- JPS63181067A JPS63181067A JP1377987A JP1377987A JPS63181067A JP S63181067 A JPS63181067 A JP S63181067A JP 1377987 A JP1377987 A JP 1377987A JP 1377987 A JP1377987 A JP 1377987A JP S63181067 A JPS63181067 A JP S63181067A
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- JP
- Japan
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- cpu
- public
- local
- shared memory
- memory
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 103
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ共有システムに関し、特に一定のアドレ
ス空間しか制御できないパブリックＣＰＵ下に、大きな
アドレス空間を持つ共有メモリを複数個接続するのに好
適なメモリ共有システムに関するものである。
ス空間しか制御できないパブリックＣＰＵ下に、大きな
アドレス空間を持つ共有メモリを複数個接続するのに好
適なメモリ共有システムに関するものである。
従来のメモリ共有システムとしては１例えば、特開昭５
８−１８２７４８号、同５９−８１７２９号公報に記載
されている如く、ローカルメモリとシステムメモリの利
点を持ったデュアルポートメモリを用いるシステムが知
られている。
８−１８２７４８号、同５９−８１７２９号公報に記載
されている如く、ローカルメモリとシステムメモリの利
点を持ったデュアルポートメモリを用いるシステムが知
られている。
上記従来技術は、共有メモリのメモリ容量の点について
配慮がなされておらず、共有メモリのメモリ容量が増加
した場合、パブリックＣＰＵが制御するパブリック・シ
ステムメモリのアドレス空間が圧迫されるという問題が
あった。
配慮がなされておらず、共有メモリのメモリ容量が増加
した場合、パブリックＣＰＵが制御するパブリック・シ
ステムメモリのアドレス空間が圧迫されるという問題が
あった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリ共有システムにおける上述
の如き問題を解消し、大容量の共有メモリを持った複数
のローカルＣＰＵをパブリックＣＰＵに接続する場合、
パブリック・システムメモリのアドレス空間を圧迫しな
いようにしたメモリ共有システムを提供することにある
。
するところは、従来のメモリ共有システムにおける上述
の如き問題を解消し、大容量の共有メモリを持った複数
のローカルＣＰＵをパブリックＣＰＵに接続する場合、
パブリック・システムメモリのアドレス空間を圧迫しな
いようにしたメモリ共有システムを提供することにある
。
本発明の上記目的は、システム共有のメモリを制御する
ためのメモリ制御バスとシステム共有の入出力デバイス
を制御する入出力デバイス制御バスから構成されるパブ
リック・システムバスを有するパブリックＣＰＵと、プ
ライベートなメモリと入出力デバイスを制御するローカ
ルバスを制御するローカルバスを有する複数のローカル
ＣＰＵと、該ローカルＣＰＵと前記パブリックＣＰＵ間
のインタフェースとして１両ＣＰＵからアクセス可能な
共有メモリを有するシステムにおいて、前記各ローカル
ＣＰＵ対応に、前記パブリックＣＰＵからの前記共有メ
モリへのアクセスを禁止・解除する手段を設けたことを
特徴とするメモリ共有システムによって達成される。
ためのメモリ制御バスとシステム共有の入出力デバイス
を制御する入出力デバイス制御バスから構成されるパブ
リック・システムバスを有するパブリックＣＰＵと、プ
ライベートなメモリと入出力デバイスを制御するローカ
ルバスを制御するローカルバスを有する複数のローカル
ＣＰＵと、該ローカルＣＰＵと前記パブリックＣＰＵ間
のインタフェースとして１両ＣＰＵからアクセス可能な
共有メモリを有するシステムにおいて、前記各ローカル
ＣＰＵ対応に、前記パブリックＣＰＵからの前記共有メ
モリへのアクセスを禁止・解除する手段を設けたことを
特徴とするメモリ共有システムによって達成される。
本発明においては、共有メモリのアクセス制御回路はパ
ブリックＣＰＵ上のプログラムで制御できるようになっ
ており、各プログラムが各ローカルＣＰＵと情報のやり
とりを行う場合のみ、共有メモリのアクセスを可能とす
ることになるので、各共有メモリのアクセスが衝突する
ような誤動作は発生しない。
ブリックＣＰＵ上のプログラムで制御できるようになっ
ており、各プログラムが各ローカルＣＰＵと情報のやり
とりを行う場合のみ、共有メモリのアクセスを可能とす
ることになるので、各共有メモリのアクセスが衝突する
ような誤動作は発生しない。
以下１本発明の実施例を図面に基づいて詳細に説明する
。
。
第２図は本発明の一実施例を示すデータ通信装置を示す
ブロック図である。図において、１はパブリック（Ｐ）
ＣＰＵ、２ ａ 〜２ ｎはローカル（Ｌ）ＣＰＵ、３
ａ 〜３ ｎは共有メモリ、４ａ〜４ｎはローカル（
Ｌ）メモリ、５０〜５ｎはデータのシリアル／パラレル
（Ｓ／Ｐ）変換部、６ａ〜６ｎは通信回線、７はパブリ
ック（Ｐ）システムメモリを示している。
ブロック図である。図において、１はパブリック（Ｐ）
ＣＰＵ、２ ａ 〜２ ｎはローカル（Ｌ）ＣＰＵ、３
ａ 〜３ ｎは共有メモリ、４ａ〜４ｎはローカル（
Ｌ）メモリ、５０〜５ｎはデータのシリアル／パラレル
（Ｓ／Ｐ）変換部、６ａ〜６ｎは通信回線、７はパブリ
ック（Ｐ）システムメモリを示している。
上記パブリック・システムメモリ７と共有メモリ３ａ〜
３ｎは、パブリック・システムバス８でパブリックＣＰ
ＵＩに接続されており、パブリックＣＰＵＩからアクセ
スされる。また、ローカルＣＰ Ｕ ２ ａ 〜２ ｎ
は、ローカルバス９ａ〜９ｎに接続されているローカル
メモリ４ａ〜４ｎとシリアル／パラレル変換部５ａ〜５
ｎを制御することにより、各通信回線６ａ〜６ｎを制御
している。
３ｎは、パブリック・システムバス８でパブリックＣＰ
ＵＩに接続されており、パブリックＣＰＵＩからアクセ
スされる。また、ローカルＣＰ Ｕ ２ ａ 〜２ ｎ
は、ローカルバス９ａ〜９ｎに接続されているローカル
メモリ４ａ〜４ｎとシリアル／パラレル変換部５ａ〜５
ｎを制御することにより、各通信回線６ａ〜６ｎを制御
している。
パブリックＣＰＵＩからみた、パブリック・システムメ
モリ７と共有メモリ３８〜３ｎのアドレス空間の定義の
一例を第３図に示した。図において、アドレスｏＯＯｏ
ＯＨ−ＥＯ０００Ｈは上記パブリック・システムメモリ
７のアドレス空間であり、アドレスＥＯＯＯＯＨ−ＦＦ
ＦＦＦＨまでが共有メモリ３ａ〜３ｎのアドレス空間で
ある。
モリ７と共有メモリ３８〜３ｎのアドレス空間の定義の
一例を第３図に示した。図において、アドレスｏＯＯｏ
ＯＨ−ＥＯ０００Ｈは上記パブリック・システムメモリ
７のアドレス空間であり、アドレスＥＯＯＯＯＨ−ＦＦ
ＦＦＦＨまでが共有メモリ３ａ〜３ｎのアドレス空間で
ある。
第１図は、第２図に示した共有メモリ３ａ〜３ｎ（以下
、「３１」で代表させる）の制御回路を示すブロック図
である。図において、第２図と同じ記号が付されている
部分は、同一の構成要素を示している。共有メモリ３１
はＳＲＡＭで構成されている。なお、３１は共有メモリ
３１の入力アドレスのデータの入出力を制御する共有メ
モリ制御部。
、「３１」で代表させる）の制御回路を示すブロック図
である。図において、第２図と同じ記号が付されている
部分は、同一の構成要素を示している。共有メモリ３１
はＳＲＡＭで構成されている。なお、３１は共有メモリ
３１の入力アドレスのデータの入出力を制御する共有メ
モリ制御部。
３２はパブリックＣＰＵＩから共有メモリ３１をアクセ
スする場合メモリ制御バス（アドレス）１２のアドレス
をラッチするラッチレジスタ、３３はローカルＣＰＵ２
ｉから上記共有メモリ３１をアクセスする場合に、メモ
リ制御バス（アドレス）２２のアドレスをラッチするラ
ッチレジスタ、３４は共有メモリ３１からパブリックＣ
ＰＵＩのメモリ制御バス（データ）１１への転送データ
をセットするラッチレジスタ、３５は共有メモリ３１か
らローカルＣＰＵ２１のメモリ制御バス（データ）２１
への転送データをセットするラッチレジスタを示してい
る。
スする場合メモリ制御バス（アドレス）１２のアドレス
をラッチするラッチレジスタ、３３はローカルＣＰＵ２
ｉから上記共有メモリ３１をアクセスする場合に、メモ
リ制御バス（アドレス）２２のアドレスをラッチするラ
ッチレジスタ、３４は共有メモリ３１からパブリックＣ
ＰＵＩのメモリ制御バス（データ）１１への転送データ
をセットするラッチレジスタ、３５は共有メモリ３１か
らローカルＣＰＵ２１のメモリ制御バス（データ）２１
への転送データをセットするラッチレジスタを示してい
る。
また、３６はパブリックＣＰＵＩのメモリ制御バス（デ
ータ）１１から共有メモリ３１への転送データをセット
するラッチレジスタ、３７はローカルＣＰＵ２ｉのメモ
リ制御バス（データ）２１から共有メモリ３１への転送
データをセットするラッチレジスタ、１４ばパブリック
ＣＰＵＩの入出力（１０）デバイス制御バス１３の内容
をデコードして、共有メモリアクセス可信号１５と共有
メモリアクセス不可信号１６とをデコードするデコーダ
、１７は共有メモリ３１のアクセス制御状態を保持する
フリップフロップ、１８は該フリップフロップ１７の出
力がアクセス可能状態のときに、パブリックＣＰＵＩか
ら共有メモリ３１のアクセス可能空間を定義したレジス
タ１９の出力と、パブリックＣＰｔＴ１のメモリ制御バ
ス（アドレス）１２の内容とを比較し、一致したとき出
力をオンするコンパレータを示している。
ータ）１１から共有メモリ３１への転送データをセット
するラッチレジスタ、３７はローカルＣＰＵ２ｉのメモ
リ制御バス（データ）２１から共有メモリ３１への転送
データをセットするラッチレジスタ、１４ばパブリック
ＣＰＵＩの入出力（１０）デバイス制御バス１３の内容
をデコードして、共有メモリアクセス可信号１５と共有
メモリアクセス不可信号１６とをデコードするデコーダ
、１７は共有メモリ３１のアクセス制御状態を保持する
フリップフロップ、１８は該フリップフロップ１７の出
力がアクセス可能状態のときに、パブリックＣＰＵＩか
ら共有メモリ３１のアクセス可能空間を定義したレジス
タ１９の出力と、パブリックＣＰｔＴ１のメモリ制御バ
ス（アドレス）１２の内容とを比較し、一致したとき出
力をオンするコンパレータを示している。
また、３８はパブリックＣＰＵＩから共有メモリ３１を
アクセスしたときセット状態となるレジスタ、３９はロ
ーカルＣＰ Ｕ ２ ｉから共有メモリ３ｉをアクセス
したときセット状態となるレジスタ、３４ ａ 、３５
ａ 、３６ ａおよび３７ａは、対応する前記各ラッ
チレジスタ３４，３５．３６および３７の書込みパルス
を作成するＮＡＮＤゲートであり、入力条件は各ＣＰＵ
からのメモリのＲＥＡＤ（ＲＤ）・ＷＲＩＴＥ（ＷＴ）
信号と、前記共有メモリ制御部３１からの各ＣＰＵの使
用可能状態の出力信号３１ａである。なお、共有メモリ
制御部３１は、上記ＮＡＮＤゲート３４ ａ 、３５
ａ 、３６ ａおよび３７ａへの入力信号の使用可能状
態の出力信号３１ａを出力すると同時に、共有メモリ３
１に対してもＲＥＡＤ−ＷＲＩＴＥ信号を出力する。
アクセスしたときセット状態となるレジスタ、３９はロ
ーカルＣＰ Ｕ ２ ｉから共有メモリ３ｉをアクセス
したときセット状態となるレジスタ、３４ ａ 、３５
ａ 、３６ ａおよび３７ａは、対応する前記各ラッ
チレジスタ３４，３５．３６および３７の書込みパルス
を作成するＮＡＮＤゲートであり、入力条件は各ＣＰＵ
からのメモリのＲＥＡＤ（ＲＤ）・ＷＲＩＴＥ（ＷＴ）
信号と、前記共有メモリ制御部３１からの各ＣＰＵの使
用可能状態の出力信号３１ａである。なお、共有メモリ
制御部３１は、上記ＮＡＮＤゲート３４ ａ 、３５
ａ 、３６ ａおよび３７ａへの入力信号の使用可能状
態の出力信号３１ａを出力すると同時に、共有メモリ３
１に対してもＲＥＡＤ−ＷＲＩＴＥ信号を出力する。
パブリックＣＰＵＩから共有メモリ３１をアクセスする
場合は、共有メモリ３１のアドレスをラッチレジスタ３
２にセットし、対応するアドレスの共有メモリ３１の内
容をラッチレジスタ３４経由でパブリックＣＰＵＩへ転
送するか、対応するアドレスの共有メモリ３１ヘパブリ
ツクＣＰＵＩからのデータをラッチレジスタ３６経由で
転送する。
場合は、共有メモリ３１のアドレスをラッチレジスタ３
２にセットし、対応するアドレスの共有メモリ３１の内
容をラッチレジスタ３４経由でパブリックＣＰＵＩへ転
送するか、対応するアドレスの共有メモリ３１ヘパブリ
ツクＣＰＵＩからのデータをラッチレジスタ３６経由で
転送する。
ローカルＣＰ Ｕ ２ ｉから共有メモリ３１をアクセ
スする場合は、共有メモリ３１のアドレスをラッチレジ
スタ３３にセットし、対応するアドレスの共有メモリ３
１の内容をラッチレジスタ３５経出でローカルＣＰＵ２
ｉへ転送するか、対応するアドレスの共有メモリ３１ヘ
ローカルＣＰＵ２ｉからのデータをラッチレジスタ３７
経出で転送する。
スする場合は、共有メモリ３１のアドレスをラッチレジ
スタ３３にセットし、対応するアドレスの共有メモリ３
１の内容をラッチレジスタ３５経出でローカルＣＰＵ２
ｉへ転送するか、対応するアドレスの共有メモリ３１ヘ
ローカルＣＰＵ２ｉからのデータをラッチレジスタ３７
経出で転送する。
一つのパブリックＣＰＵＩには複数個のローカルＣＰＵ
２が接続されている。パブリックＣＰＵ１上のプログラ
ムは、アクセスするローカルＣＰＵ２ｉのフリップフロ
ップ１７のみをアクセス可能状態とし、アクセスするロ
ーカルＣＰＵ２ｉの共有メモリ３１とのみ、データ転送
を行う。
２が接続されている。パブリックＣＰＵ１上のプログラ
ムは、アクセスするローカルＣＰＵ２ｉのフリップフロ
ップ１７のみをアクセス可能状態とし、アクセスするロ
ーカルＣＰＵ２ｉの共有メモリ３１とのみ、データ転送
を行う。
上記実施例によれば、一つのパブリックＣＰＵで制御で
きるローカルＣＰＵや共有メモリの数を多くすることが
できるので、一つのパブリックＣＰＵに多くのローカル
ＣＰＵが接続された大きなシステムを容易に構築するこ
とが可能となり、例えば、一つのシステムで数多くの回
線を制御する場合等に有効である。
きるローカルＣＰＵや共有メモリの数を多くすることが
できるので、一つのパブリックＣＰＵに多くのローカル
ＣＰＵが接続された大きなシステムを容易に構築するこ
とが可能となり、例えば、一つのシステムで数多くの回
線を制御する場合等に有効である。
なお、上記実施例においては、パブリックＣＰＵと一つ
のローカルＣＰＵとの間の共有メモリのアクセスについ
て説明したが、他のローカルＣＰＵとの間の共有メモリ
についても同様にアクセス可能であることは言うまでも
ない。
のローカルＣＰＵとの間の共有メモリのアクセスについ
て説明したが、他のローカルＣＰＵとの間の共有メモリ
についても同様にアクセス可能であることは言うまでも
ない。
以上述べた如く、本発明によれば、システム共有のメモ
リを制御するためのメモリ制御バスとシステム共有の入
出力デバイスを制御する入出力デバイス制御バスから構
成されるパブリック・システムバスを有するパブリック
ＣＰＵと、プライベートなメモリと入出力デバイスを制
御するローカルバスを制御するローカルバスを有する複
数のローカルＣＰＵと、該ローカルＣＰＵと前記パブリ
ックＣＰＵ間のインタフェースとして、両ＣＰＵからア
クセス可能な共有メモリを有するシステムにおいて、前
記各ローカルＣＰＵ対応に、前記パブリックＣＰＵから
の前記共有メモリへのアクセスを禁止・解除する手段を
設けたので、大容量の共有メモリを持った複数のローカ
ルＣＰＵをパブリックＣＰＵに接続する場合、パブリッ
ク・システムメモリのアドレス空間を圧迫しないように
したメモリ共有システムを実現できるという顕著な効果
を奏するものである。
リを制御するためのメモリ制御バスとシステム共有の入
出力デバイスを制御する入出力デバイス制御バスから構
成されるパブリック・システムバスを有するパブリック
ＣＰＵと、プライベートなメモリと入出力デバイスを制
御するローカルバスを制御するローカルバスを有する複
数のローカルＣＰＵと、該ローカルＣＰＵと前記パブリ
ックＣＰＵ間のインタフェースとして、両ＣＰＵからア
クセス可能な共有メモリを有するシステムにおいて、前
記各ローカルＣＰＵ対応に、前記パブリックＣＰＵから
の前記共有メモリへのアクセスを禁止・解除する手段を
設けたので、大容量の共有メモリを持った複数のローカ
ルＣＰＵをパブリックＣＰＵに接続する場合、パブリッ
ク・システムメモリのアドレス空間を圧迫しないように
したメモリ共有システムを実現できるという顕著な効果
を奏するものである。
第１図は本発明の一実施例である共有メモリの制御回路
を示すブロック図、第２図は実施例のデータ通信装置を
示すブロック図、第３図はパブリックＣＰＵからみた。 パブリック・システムメモリと共有メモリのアドレス空
間の定義の一例を示す図である。 １：パブリックＣＰＵ、２ａ〜２ｎ：ローカルＣＰＵ、
３ａ〜３ｎ ：共有メモリ、４ａ〜４ｎ：ローカルメモ
リ、７：パブリック・システムメモリ、８：パブリック
・システムバス、９ａ〜９ｎ：ローカルバス、１４：デ
コーダ、１７：フリップフロップ、１８：コンパレータ
、３１：共有メモリ制御部、３２．３３ニアドレスのラ
ッチレジスタ、３４〜３７；データのラッチレジスタ。 第 １ 図 第 ２ 図 第 ３ 図 アドレス
を示すブロック図、第２図は実施例のデータ通信装置を
示すブロック図、第３図はパブリックＣＰＵからみた。 パブリック・システムメモリと共有メモリのアドレス空
間の定義の一例を示す図である。 １：パブリックＣＰＵ、２ａ〜２ｎ：ローカルＣＰＵ、
３ａ〜３ｎ ：共有メモリ、４ａ〜４ｎ：ローカルメモ
リ、７：パブリック・システムメモリ、８：パブリック
・システムバス、９ａ〜９ｎ：ローカルバス、１４：デ
コーダ、１７：フリップフロップ、１８：コンパレータ
、３１：共有メモリ制御部、３２．３３ニアドレスのラ
ッチレジスタ、３４〜３７；データのラッチレジスタ。 第 １ 図 第 ２ 図 第 ３ 図 アドレス
Claims (1)
- １、システム共有のメモリを制御するためのメモリ制御
バスとシステム共有の入出力デバイスを制御する入出力
デバイス制御バスから構成されるパブリック・システム
バスを有するパブリックＣＰＵと、プライベートなメモ
リと入出力デバイスを制御するローカルバスを制御する
ローカルバスを有する複数のローカルＣＰＵと、該ロー
カルＣＰＵと前記パブリックＣＰＵ間のインタフェース
として、両ＣＰＵからアクセス可能な共有メモリを有す
るシステムにおいて、前記各ローカルＣＰＵ対応に、前
記パブリックＣＰＵからの前部共有メモリへのアクセス
を禁止・解除する手段を設けたことを特徴とするメモリ
共有システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1377987A JPS63181067A (ja) | 1987-01-23 | 1987-01-23 | メモリ共有システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1377987A JPS63181067A (ja) | 1987-01-23 | 1987-01-23 | メモリ共有システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181067A true JPS63181067A (ja) | 1988-07-26 |
Family
ID=11842727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1377987A Pending JPS63181067A (ja) | 1987-01-23 | 1987-01-23 | メモリ共有システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181067A (ja) |
-
1987
- 1987-01-23 JP JP1377987A patent/JPS63181067A/ja active Pending
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