JPS5882325A - バス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、バス制御回路に関し、特に複数個のトライス
テート素子の出力が同一バス線上に各々接続されていて
、かつ該トライステート素子のコントロール端子に入力
される信号によりて該トライステート素子の出力部がイ
ネーブル状Ｊ歴とさｎるバス回路におけるバス制＠１回
路に関゛Ｔる。

１２）従来技術と問題点 トライステート素子は、その出力が昼インピーダンス状
態、低レベル状態、高レベル状態の８状態をとり得る素
子であり、デーメバス回路等に利用さ九ている。

ところで、このトライステート素子は一般に駆動能力が
大きいため、同−線上に接続ざ社たトライステート索子
のうち２つ以上の出力が同時にイネーブル状態（高イン
ピーダンス状態ではない状態）になると素子の破壊が生
じる恐ｆ′Ｌがある・仮数出力がすべて高レベル状態ま
たはすべて低レベル状態のときは問題ないが、高レベル
状態の素子と低レベル状態の素子が混在すると、晶レベ
ル状態の素子から低レベル状態の素子へ、過大電流が流
れこれにより素子の破壊が生じるわけである。

従来、トライステート素子の出力を複数個ドツトオアま
たはドツトアンドしたバス回路において。

コントロール系の誤動作によってトライステート素子を
２重選択または多重選択した場曾に、上記した理由によ
って使用しているトライステート素子を破壊する可能性
があつｆｃ。

（３）　　発明の目的 本発明は土、４ｒ２問題点を解決し、何等かの理由によ
って複数のコントｌｌ：Ｉ−ル信号が同時に発生しても
、トライステート素子の破壊を生じさせないようにした
バス回路を実現することを目的としている。

（４）発明の構成 上記目的を達成するために本発明は、複数個のトライス
テート素子の出力が同一バス線上に谷々接続されていて
、かつ該トライステート素子のコントロール端子に入力
される信号によって該トライステート素子の出力部がイ
ネーブル状態とされるバス回路において、上記複数個の
トライステート索子のうち２個以上の出力をある時間同
時にイネーブル状態とせしめるようにコントロール信号
が入力されたことをイ英田する回路と、龜亥検出口路の
出力にもとづき上ｉピ複数個のトライステート素子の出
力をディスイネーブル状態とせしめるコントロール信号
送出制御回路と葡もうけたことを特徴とする〇 （５）発明の実施例 以下、本発明を図■により目兄明する。）第１図はトラ
イステート素子を使用した従来の一般的なデータバス回
路の例であり、図中、ｌ［）ライステート素子群、ａ・
Ｉ）・Ｃはコントロール信号入力端子、ｄ・ｅ・ｆはデ
ータ入力端子である０第２図は本発明による央ＭＩ例の
バス１ｌｉｌＪ側ｊ回路の構成を示す図であり、図中、
第１図と同一番号、同一名称のものは同一のもの、２　
ｒＪ−デコード回路、８はオア回路、ΦはＲＳフリップ
フロップ、５はコントロール信号送出ゲート回路、６は
遅延回路、Ａはデータバス回路、Ｂはバス制御回路　１
７〜８′は１固々のトライステート索子である。

第２図を参照して本発明の実施例のバス制御回路′ｆｔ
説明する。第２図実施例は、第１図従来例と同じくトラ
イステート素子ｌの出力が８ドツト・オア（アンド）さ
れているデータバス回路Ａと、本発明に特有なバス制御
回路Ｂとから構成されている。

ａ、ｂＩｃの各端子には、トライステート素子１′。

２／・８′のコントロール信号（イネーブル信号）が入
力され、またｄ＋ｅ＋ｆの各端子には、トライステート
素子１’、２’、８’のデータが入力されるＯａ・ｂ・
Ｃ端子に入力されるコントロール信号の組み合せは表１
に示す工うに８通りあって、通常での組み合せは１〜Ｓ
＠と５査の４通りである０他の組み合せΦ査１６〜８番
はトライステート索子１’１２’１８’を２重選択また
は８重選択して８つのトライステート素子のうちどれか
を破壊することになる。

表１　コントロール信号の組み合せ コントロール信号が４査、６〜８査のいずれかの信号は
、まずデコード回路２に入力さ九る。デコード回路２の
出力（ａＯｂ＠ｃ＋ａ＠ｂ＊ｃ＋Ｈａｂ＠ｃ＋ａ−ｂ−
ｃ）ｌ’ｊ：ｂオア回路８でオアさ几て１１．　Ｓフリ
ップフロラプ番の几（リセット）端子へ入力される。

几Ｓフリップフロップ番の出力は、リセットされ１ｌＯ
１′になり、これによりコントロール信号はコントロー
ル偏号送出ゲート回路５で無効化される０従って、トラ
イステート素子１　’、　２’　１３’の出力はイネー
ブルされない。さらにＲＳフリップフロップ４のリセッ
ト出力は、外部ヘンラグ１５号として送出される。一方
、通常の組み会せｉ−＋３誉、５番ではＲ，Ｓフリップ
フロップ鳴はリセットさｆＬないため、コント・ロール
信号Ｖよコントロール徊号送出ゲート１ρ回路５を吐っ
てトライステート素子１／。

２／Ｊ’のいずれかをイネーブルにする（但し、１番は
、元々丁べて０″であるため、いずｎもディスイネーブ
ルにする）０ 遅延回路６はデコード回路２の入力からコントロール１
ｇ号送出ゲート回路５の入力までの遅れ分だけコントロ
ール信号を遅らせるためのものである。遅延回路６は、
コントロール信号の重り時間の規定（後述）によっては
必要とされない場合もある。

第２図において、コントロール信号の組み仕せが表１の
２奇と１査の場合のタイムチャートを第８図に示す。

第４図は本発明による第２の実施例のバス制御回路の構
成を示す図であり、図中、第２図と同一番号、同一名称
のものは同一のものを示し、７は単安定マルチバイブレ
ータ、８はナンド回路、Ｃはコンデンサ、Ｒは抵抗であ
る。

第４図は、トライステート素子の同時イ坏−プルに係る
コントロール信号の重り時間か、ある程度許さＩ’して
いるトライステート素子’ｋｌｆｆｉっ／こバス回路の
制御回路を示すものである。すなわら、第４図で開用し
ているトライステート素子は、規定された重り時間以内
での同時イネーブルでは破壊しない特性を有している０ 第４図に示すバス制御回路は、規定さｆＬ、た重り時間
を単安定マルチバイブレークで設定して、コントロール
１６号の組み合せが表１の４：１．６〜８番のいずｒし
かの場合でも、コントロール信号の重り時間が現定以内
であ７”Ｌばトンイステート素子をイ洋−ブルにする。

もちろん、規定以上であｔしばトライスデート素子１／
、２／、８／をディスイネーブルにする。単安定マルチ
バイブレーク７で規定する重り時間は、０（コンデンサ
）とＲ（抵抗）の定数で設定する。

第４図においてコントロール信号の組み合せが表１の２
査と４沓の場合のタイムチャートを第５図に示す。

本発明のバス制御１４１回路は、双方向バスのトライス
テート素子から成るバス回路にも適用できる。

第６図は双方向トライステート素子によるバス回路の例
であり、図中、ｇ　＋　ｈ＊　Ｉはデータ入出力端子、
Ｊ　、ｋｓ７は入出力切替制＃ＩＨ号端子、ｍ膠ｎＯは
第２図および第４図に示すコントロール信号送出ゲート
回路５の出力に接続される端子である。

（６）発明の効果 本発明に工ｎば、コントロール系の誤動作によってトラ
イスデート素子が２重選択または多重選択さ′ｉ″した
＠台、制御回路によってトライステート素子をイネーブ
ルさせないようにしたため、トライステート素子の破壊
を防ぐことかでき、装置の信頼性を高めることができる
。

【図面の簡単な説明】

第１図は従来のデータバス回路例、第２図は本発明によ
る実施例のバスｆｌｊｌＪ御回路の構成を示す図、第８
図は第２図実施例のタイムチャート例、第４図は本発明
による第２の実施例のバス市１ｊ作１１回路の構成を示
す図、第５図は第４図実ＪＪ１！１例のタイムチャート
例、第６図は多方向トライステート素子によるバス回路
の例である。 図中、ｌはトライステート索子群、２はデコード回路、
４はａ８７リツプンロツプ、５はコントロール１Ｍ号送
出ゲート回路、６は粋姓回路、７は単安定マルチバイブ
レークである。

Claims (1)

【特許請求の範囲】
1. （１）複数個のトライステート素子の出方が同一バス線
   上に各々接続さ九ていて、かつ該トライステート索子の
   コントロール端子に入力される信号によって該トライス
   テート素子の出力部がイネーブル状態とさｎるバス回路
   において、土り己複数個のトライステー１［子のうち２
   個以上の出力をある時間同時にイネーブル状態とせしめ
   るようにコントロール１ｄ号が入力されたことを検出す
   るＬｇ回路と、該検出回路の出力にもとづき上記複数個
   のトライステート索子の出力をティスイネープル状態と
   せしめるコントロール信号送出制御回路とをもうけたこ
   とを特徴とするバス＋ＵＵ脚回路。 １２）上記コントロール侶号送出制御回１Ｎｒｒｓ、、
   上記検出回路からの検出出力によって起動されるタイミ
   ング回ｆＩ＆全宮み、上記検出回路からの検出出力時間
   が一足時間以内であると＠は土ｄピトライステート素子
   へのコントロール信号送出を禁止しないよう構成されて
   いることを４１ｉＦ＋徴とする特許請求の範囲第ｆ１１
   項記載のバス制御回路。