JPH0349485Y2 - - Google Patents
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- JPH0349485Y2 JPH0349485Y2 JP15708785U JP15708785U JPH0349485Y2 JP H0349485 Y2 JPH0349485 Y2 JP H0349485Y2 JP 15708785 U JP15708785 U JP 15708785U JP 15708785 U JP15708785 U JP 15708785U JP H0349485 Y2 JPH0349485 Y2 JP H0349485Y2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuits
- latch
- circuit
- output
- nand gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000007257 malfunction Effects 0.000 claims description 13
- 230000008054 signal transmission Effects 0.000 claims description 12
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は複数のユニツトが実装される装置にお
いて、各ユニツト間の信号の伝送をバスラインを
介して行う信号伝送方式に関する。
いて、各ユニツト間の信号の伝送をバスラインを
介して行う信号伝送方式に関する。
従来、この種の信号伝送方式は信号用バスライ
ン、ユニツト選択用セレクトライン、書き込みパ
ルスライン、メモリ用ラツチ回路から構成されて
いる。第２図に、従来の信号伝送方式の一例を示
す。ユニツト１１０は送信部１１１を有し、ユニ
ツト１２０，１３０はラツチ回路１２１，１３１
およびORゲートよりなるラツチ制御用デコード
回路１２２，１３２をそれぞれ有している。これ
らユニツト１１０とユニツト１２０，１３０と
は、信号用バスライン１４０、書き込みパルスラ
イン１５０、ユニツト選択用セレクトライン１６
０，１７０により接続されている。
ン、ユニツト選択用セレクトライン、書き込みパ
ルスライン、メモリ用ラツチ回路から構成されて
いる。第２図に、従来の信号伝送方式の一例を示
す。ユニツト１１０は送信部１１１を有し、ユニ
ツト１２０，１３０はラツチ回路１２１，１３１
およびORゲートよりなるラツチ制御用デコード
回路１２２，１３２をそれぞれ有している。これ
らユニツト１１０とユニツト１２０，１３０と
は、信号用バスライン１４０、書き込みパルスラ
イン１５０、ユニツト選択用セレクトライン１６
０，１７０により接続されている。
このような従来の信号伝送方式では、ユニツト
１１０の送信部１１１からセレクトライン１６
０，１７０への出力によつて送信先を指定し、送
信内容をバスライン１４０に出力し、その後書き
込みパルスライン１５０に書き込みパルスを出力
する。
１１０の送信部１１１からセレクトライン１６
０，１７０への出力によつて送信先を指定し、送
信内容をバスライン１４０に出力し、その後書き
込みパルスライン１５０に書き込みパルスを出力
する。
指定されたユニツト１２０，１３０ではラツチ
回路１２１，１３１で送信内容をラツチする。送
信内容がラツチされると、ユニツト１１０はセレ
クトライン１６０，１７０による送信先指定を解
除して、信号の伝送を終了する。
回路１２１，１３１で送信内容をラツチする。送
信内容がラツチされると、ユニツト１１０はセレ
クトライン１６０，１７０による送信先指定を解
除して、信号の伝送を終了する。
従来の信号伝送方式はユニツトにラツチ回路が
１つしかないため、ユニツトの挿抜や外乱ノイズ
によつてセレクトラインや書き込みパルスが誤動
作した場合、ラツチの内容を書き換えてしまい、
ラツチ回路が正しい受信信号を出力しないため、
制御不能や暴走といつた重大な誤動作の原因とな
り、これを防ぐため多大なアナログ的な防止策を
講じなければならないという欠点があつた。
１つしかないため、ユニツトの挿抜や外乱ノイズ
によつてセレクトラインや書き込みパルスが誤動
作した場合、ラツチの内容を書き換えてしまい、
ラツチ回路が正しい受信信号を出力しないため、
制御不能や暴走といつた重大な誤動作の原因とな
り、これを防ぐため多大なアナログ的な防止策を
講じなければならないという欠点があつた。
本考案の目的は、上述のような欠点のない信号
伝送方式を提供することにある。
伝送方式を提供することにある。
本考案は、多数のユニツト間で“１”または
“０”の同一データを連続してＭ（Ｍは３以上の整
数）回伝送する信号伝送方式において、 他のユニツトからの信号を、書き込みパルスに
基づいてラツチする、縦続に接続された第１〜第
Ｎ（Ｎは２以上の整数）のメモリ用ラツチ回路を
備え、第２以降のラツチ回路は、前段のＱ出力を
入力とし、 前記Ｎ個のラツチ回路のＱ出力を入力とする第
１のNANDゲートと、前記Ｎ個のラツチ回路の
Ｑ出力を入力とする第２のNANDゲートと、前
記第１のNANDゲートの出力と前記第２の
NANDゲートの出力とを入力とする、交差結合
された２個のNANDゲートよりなるRSフリツプ
フロツプとから構成される判定回路と、 すべてのラツチ回路が“１”または“０”をラ
ツチした後に、誤動作により（Ｎ−１）個のラツ
チの内容が書き換わつても、前記判定回路からは
正しい受信信号を出力することを特徴としてい
る。
“０”の同一データを連続してＭ（Ｍは３以上の整
数）回伝送する信号伝送方式において、 他のユニツトからの信号を、書き込みパルスに
基づいてラツチする、縦続に接続された第１〜第
Ｎ（Ｎは２以上の整数）のメモリ用ラツチ回路を
備え、第２以降のラツチ回路は、前段のＱ出力を
入力とし、 前記Ｎ個のラツチ回路のＱ出力を入力とする第
１のNANDゲートと、前記Ｎ個のラツチ回路の
Ｑ出力を入力とする第２のNANDゲートと、前
記第１のNANDゲートの出力と前記第２の
NANDゲートの出力とを入力とする、交差結合
された２個のNANDゲートよりなるRSフリツプ
フロツプとから構成される判定回路と、 すべてのラツチ回路が“１”または“０”をラ
ツチした後に、誤動作により（Ｎ−１）個のラツ
チの内容が書き換わつても、前記判定回路からは
正しい受信信号を出力することを特徴としてい
る。
次に本考案の実施例について図面を参照して説
明する。
明する。
第１図は本考案の一実施例を示す回路図であ
る。ユニツト１０と送信部１１を有し、ユニツト
２０，３０は後述するような複数のラツチ回路、
ラツチ制御用デコード回路および判定回路を有し
ている。ユニツト２０およびユニツト３０の構成
は同じであるので、ユニツト２０について詳細に
説明する。
る。ユニツト１０と送信部１１を有し、ユニツト
２０，３０は後述するような複数のラツチ回路、
ラツチ制御用デコード回路および判定回路を有し
ている。ユニツト２０およびユニツト３０の構成
は同じであるので、ユニツト２０について詳細に
説明する。
ユニツト２０は、縦続に接続された３個のメモ
リ用ラツチ回路２１，２２，２３と、判定回路２
４と、ORゲートよりなるラツチ制御用デコード
回路２５とを有している。判定回路２４は、２個
のNANDゲート２７，２８と、交差結合された
２個のNANDゲート２９ａ，２９ｂよりなるRS
フリツプフロツプとから構成されるラツチ回路で
ある。ラツチ回路２１，２２，２３のＱ出力端子
は、判定回路２４のNANDゲート２７の入力端
子に接続され、出力端子はNANDゲート２８
の入力端子に接続されている。また、ラツチ回路
２１のＱ出力端子はラツチ回路２２のＤ入力端子
に接続され、ラツチ回路２２のＱ出力端子はラツ
チ回路２３のＤ入力端子に接続されている。ラツ
チ制御用デコード回路２５は、ラツチ回路２１，
２２，２３のＣ入力端子およびNANDゲート２
８の入力端子に接続されると共に、誤動作防止用
制御線２６を介してNANDゲート２７の入力端
子に接続されている。
リ用ラツチ回路２１，２２，２３と、判定回路２
４と、ORゲートよりなるラツチ制御用デコード
回路２５とを有している。判定回路２４は、２個
のNANDゲート２７，２８と、交差結合された
２個のNANDゲート２９ａ，２９ｂよりなるRS
フリツプフロツプとから構成されるラツチ回路で
ある。ラツチ回路２１，２２，２３のＱ出力端子
は、判定回路２４のNANDゲート２７の入力端
子に接続され、出力端子はNANDゲート２８
の入力端子に接続されている。また、ラツチ回路
２１のＱ出力端子はラツチ回路２２のＤ入力端子
に接続され、ラツチ回路２２のＱ出力端子はラツ
チ回路２３のＤ入力端子に接続されている。ラツ
チ制御用デコード回路２５は、ラツチ回路２１，
２２，２３のＣ入力端子およびNANDゲート２
８の入力端子に接続されると共に、誤動作防止用
制御線２６を介してNANDゲート２７の入力端
子に接続されている。
ユニツト３０の構成は、ユニツト２０の構成と
同一であり、３１，３２，３３はメモリ用ラツチ
回路を、３４は判定回路、３７，３８はNAND
ゲート、３９ａ，３９ｂはRSフリツプフロツプ
を構成する交差結合されたNANDゲート、３５
はラツチ制御用デコード回路、３６は誤動作防止
用制御線である。
同一であり、３１，３２，３３はメモリ用ラツチ
回路を、３４は判定回路、３７，３８はNAND
ゲート、３９ａ，３９ｂはRSフリツプフロツプ
を構成する交差結合されたNANDゲート、３５
はラツチ制御用デコード回路、３６は誤動作防止
用制御線である。
ユニツト１０の送信部１１からのバスライン４
０はユニツト２０，３０のラツチ回路２１，３１
のＤ入力端子に接続され、書き込みパルスライン
５０はユニツト２０，３０のラツチ制御用デコー
ド回路２５，３５の入力端子に接続され、セレク
トライン６０はラツチ制御用デコード回路２５の
入力端子に接続され、セレクトライン７０はラツ
チ制御用デコード回路３５の入力端子に接続され
ている。
０はユニツト２０，３０のラツチ回路２１，３１
のＤ入力端子に接続され、書き込みパルスライン
５０はユニツト２０，３０のラツチ制御用デコー
ド回路２５，３５の入力端子に接続され、セレク
トライン６０はラツチ制御用デコード回路２５の
入力端子に接続され、セレクトライン７０はラツ
チ制御用デコード回路３５の入力端子に接続され
ている。
以上の構成の信号伝送方式おいて、ユニツト１
０の送信部１１がバスライン４０に“１”を連続
して５回出力し、セレクトライン６０に“０”を
出力し、書き込みパルスライン５０に書き込みパ
ルスを出力すると、１回目の書き込みパルスでユ
ニツト２０のラツチ回路２１に“１”がラツチさ
れ、２回目の書き込みパルスでラツチ回路２１と
２２に“１”がラツチされる。３回目の書き込み
パルスでラツチ回路２１，２２，２３のすべてに
“１”がラツチされると、これらのラツチ回路の
Ｑ出力はすべて“１”、出力はすべて“０”と
なる。書き込みパルスが入力したとき、NAND
ゲート２７の出力は“０”、NANDゲート２８の
出力は“１”となる。このときNANDゲート２
９ａの出力は“１”となる。すなわち、判定回路
２４はラツチ回路２１，２２，２３がすべて
“１”にラツチされていると判定して正しい受信
信号“１”を出力する。
０の送信部１１がバスライン４０に“１”を連続
して５回出力し、セレクトライン６０に“０”を
出力し、書き込みパルスライン５０に書き込みパ
ルスを出力すると、１回目の書き込みパルスでユ
ニツト２０のラツチ回路２１に“１”がラツチさ
れ、２回目の書き込みパルスでラツチ回路２１と
２２に“１”がラツチされる。３回目の書き込み
パルスでラツチ回路２１，２２，２３のすべてに
“１”がラツチされると、これらのラツチ回路の
Ｑ出力はすべて“１”、出力はすべて“０”と
なる。書き込みパルスが入力したとき、NAND
ゲート２７の出力は“０”、NANDゲート２８の
出力は“１”となる。このときNANDゲート２
９ａの出力は“１”となる。すなわち、判定回路
２４はラツチ回路２１，２２，２３がすべて
“１”にラツチされていると判定して正しい受信
信号“１”を出力する。
この状態で誤動作等によつて、ラツチ回路２１
に“０”がラツチされても判定回路２４の
NANDゲート２７，２８の出力はともに“１”
となり判定回路２４の出力は変化しない。また、
誤動作等によつて、ラツチ回路２１，２２がとも
に、“０”にラツチされても判定回路２４の出力
は変化しない。
に“０”がラツチされても判定回路２４の
NANDゲート２７，２８の出力はともに“１”
となり判定回路２４の出力は変化しない。また、
誤動作等によつて、ラツチ回路２１，２２がとも
に、“０”にラツチされても判定回路２４の出力
は変化しない。
判定回路２４の出力はラツチ回路２１〜２３に
すべて“０”がラツチされたとき、はじめて
“０”と判定する。この状態で誤動作等によつて、
ラツチ回路２１あるいはラツチ回路２１，２２が
“１”にラツチされても、判定回路２４のNAND
ゲート２７，２８の出力はともに“１”となり判
定回路２４の出力は変化しない。判定回路２４の
出力が“０”から“１”に変化する条件はラツチ
回路２１〜２３がすべて“１”をラツチしたとき
である。
すべて“０”がラツチされたとき、はじめて
“０”と判定する。この状態で誤動作等によつて、
ラツチ回路２１あるいはラツチ回路２１，２２が
“１”にラツチされても、判定回路２４のNAND
ゲート２７，２８の出力はともに“１”となり判
定回路２４の出力は変化しない。判定回路２４の
出力が“０”から“１”に変化する条件はラツチ
回路２１〜２３がすべて“１”をラツチしたとき
である。
このように判定回路２４は誤動作の保護機能と
して働く。本実施例では、２回までの誤動作に対
して、保護機能を有している。
して働く。本実施例では、２回までの誤動作に対
して、保護機能を有している。
本考案によればラツチ数が２つ以上の場合に、
誤動作に対する保護機能を発揮するが、一般にラ
ツチ数をＮとすればＮ−１回の誤動作に対して保
護機能を有することになる。
誤動作に対する保護機能を発揮するが、一般にラ
ツチ数をＮとすればＮ−１回の誤動作に対して保
護機能を有することになる。
また、上記実施例では“111”で“１”と判定
し“000”で“０”と判定したが、例えば“010”
で“１”、“101”で“０”、あるいは“011”で
“１”、“100”で“０”等のように特殊な組み合わ
せを用いることも可能である。また、判定回路に
ついてはアツプダウンカウンター等のカウンター
系回路でも容易に実現できる。
し“000”で“０”と判定したが、例えば“010”
で“１”、“101”で“０”、あるいは“011”で
“１”、“100”で“０”等のように特殊な組み合わ
せを用いることも可能である。また、判定回路に
ついてはアツプダウンカウンター等のカウンター
系回路でも容易に実現できる。
本考案は、誤動作対策をメモリ回路と判定回路
とで実現することにより、従来のアナログ的な対
策を不要としデジタル回路のみで回路構成できる
ので、ゲート・アレイ等のカスタムLSI化が可能
になる。これによつて、高集積化、部品数の削減
に大きな効果がある。
とで実現することにより、従来のアナログ的な対
策を不要としデジタル回路のみで回路構成できる
ので、ゲート・アレイ等のカスタムLSI化が可能
になる。これによつて、高集積化、部品数の削減
に大きな効果がある。
第１図は本考案の一実施例を示すブロツク図、
第２図は従来の信号伝送方式を示すブロツク図で
ある。 １０，２０，３０…装置を構成するユニツト、
１１…ユニツト１０の送信部、２１，２２，２３
…ユニツト２０のラツチ回路、２４，３４…判定
回路、２５，３５…ラツチ制御用デコード回路、
２６，３６…ラツチ制御用デコード回路、２７，
２８，２９ａ，２９ｂ…ユニツト２０のNAND
ゲート、３１，３２，３３…ユニツト３０のラツ
チ回路、３７，３８，３９ａ，３９ｂ…ユニツト
３０のNANDゲート。
第２図は従来の信号伝送方式を示すブロツク図で
ある。 １０，２０，３０…装置を構成するユニツト、
１１…ユニツト１０の送信部、２１，２２，２３
…ユニツト２０のラツチ回路、２４，３４…判定
回路、２５，３５…ラツチ制御用デコード回路、
２６，３６…ラツチ制御用デコード回路、２７，
２８，２９ａ，２９ｂ…ユニツト２０のNAND
ゲート、３１，３２，３３…ユニツト３０のラツ
チ回路、３７，３８，３９ａ，３９ｂ…ユニツト
３０のNANDゲート。
Claims (1)
- 【実用新案登録請求の範囲】 多数のユニツト間で“１”または“０”の同一
データを連続してＭ（Ｍは３以上の整数）回伝送
する信号伝送方式において、 他のユニツトから信号を、書き込みパルスに基
づいてラツチする、縦続に接続された第１〜第Ｎ
（Ｎは２以上の整数）のメモリ用ラツチ回路を備
え、第２以降のラツチ回路は、前段のＱ出力を入
力とし、 前記Ｎ個のラツチ回路のＱ出力を入力とする第
１のNANDゲートと、前記Ｎ個のラツチ回路の
Ｑ出力を入力とする第２のNANDゲートと、前
記第１のNANDゲートの出力と前記第２の
NANDゲートの出力とを入力とする、交差結合
された２個のNANDゲートよりなるRSフリツプ
フロツプとから構成される判定回路を備え、 すべてのラツチ回路が“１”または“０”をラ
ツチした後に、誤動作により（Ｎ−１）個のラツ
チの内容が書き換わつても、前記判定回路からは
正しい受信信号を出力することを特徴とする信号
伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15708785U JPH0349485Y2 (ja) | 1985-10-16 | 1985-10-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15708785U JPH0349485Y2 (ja) | 1985-10-16 | 1985-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266443U JPS6266443U (ja) | 1987-04-24 |
| JPH0349485Y2 true JPH0349485Y2 (ja) | 1991-10-22 |
Family
ID=31079310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15708785U Expired JPH0349485Y2 (ja) | 1985-10-16 | 1985-10-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349485Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313446A (ja) * | 1986-07-03 | 1988-01-20 | Fujitsu Ltd | デ−タ誤り訂正回路 |
| JP2562703B2 (ja) * | 1989-12-27 | 1996-12-11 | 株式会社小松製作所 | 直列制御装置のデータ入力制御装置 |
-
1985
- 1985-10-16 JP JP15708785U patent/JPH0349485Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266443U (ja) | 1987-04-24 |
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