SU1352491A1 - Устройство дл свертки по модулю два с контролем - Google Patents
Устройство дл свертки по модулю два с контролем Download PDFInfo
- Publication number
- SU1352491A1 SU1352491A1 SU864086237A SU4086237A SU1352491A1 SU 1352491 A1 SU1352491 A1 SU 1352491A1 SU 864086237 A SU864086237 A SU 864086237A SU 4086237 A SU4086237 A SU 4086237A SU 1352491 A1 SU1352491 A1 SU 1352491A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- modulo
- adder
- input
- inputs
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Изобретение относитс к области автоматики и вычислительной техники и может быть использовано при построении цифровых узлов контрол правильности передачи двоичного кода. Цель изобретени - повышение контролирующей способности устройства. Устройство содержит генератор 3 импульсов . Контролируемый код поступает по информационным входам грутппы 9 на вход первого сумматора 1 по модулю два (все разр ды, кроме первого, который подключаетс ко входу второго сумматора 2 по модулю два) Сигналы с выхода генератора 3 импульсов поступают на другой вход второго сумматора 2 по модулю два и в результате сигнал на выходе первого сумматора 1 по модулю два измен етс с частотой поступлени сигналов генератора 3. С помощью элемента задержки 15, триггеров 4, 5 и третьего сумматора 6 по модулю два провер етс работа первого сумматора 1 по модулю два. Результат свертки снимаетс с выхода первого триггера 4, соединенного с информационным выходом 11 устройства. Выход третьего сумматора 6 по модулю два через элемент НЕ 14 и элемент И 7соединен с выходом 12 неисправности устройства. Сигнал с тактового входа 1С устройства с помощью формировател 8импульсов запирает элемент И 7 на врем переходных процессов. 1 ил. I (/) л УЗ к
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении цифровых узлов контрол правильности регистровых передач двоичного кода.
Целью изобретени вл етс повышение контролирующей способности устроства .
На чертеже приведена функциональна схема устройства.
Устройство содержит первый и второй сумматоры 1 и 2 по модулю два, генератор 3 тактовых импульсов, триггеры 4 и 5, третий сумматор 6 по модулю два, элемент И 7, формирователь 8 импульсов, группу информационных входов 9 устройства, тактовый вход 10 устройства, информационный выход 11 устройства, выход 12 неисправности устройства, второй элемент НЕ 13, первый элемент НЕ 14, элемент 15 задержки.
Устройство работает следующим образом .
Задачей, решаемой устройством, вл етс определение четности п-раз- р дного двоичного кода, поступающего на информационные входы 9.1-9.П группы устройства с выдачей результата на информационный выход 11 устройства и контроль правильности работы сумматора 1 по модулю два с выдачей результата контрол на выход 12 неисправности устройства.
В момент подачи кода на информационные входы 9.1-9.П группы устройства , на его тактовый вход 10 подаетс импульс положительной пол рности , по приходу которого формирователь 8 импульсов формирует импульс заданной длительности отрицательной пол рности, который блокирует прохождение сигнала с выхода третьего сумматора 6 по модулю два на выход 12 неисправности устройства через элемент И 7 дл исключени вьщачи ложного сигнала неисправности на выход 12 неисправности устройства в момент смены кодов (например, четного на нечетный) на информационных входах 9.1-9.П устройства.
После того, как код на инфо1:1ма- ционных входах 9.1-9.П группы устройства установилс и переходные процессы в устройстве окончились, блокировочный сигнал с входа элемента И 7 формирователем 8 снимаетс .
Допустим на информационных вхо- дах 9.1-9.П группы устройства установилс четный код и первый сумматор 1 по модулю два исправен, то тогда по заднему фронту положительного импульса с генератора 3 импульсов на вход второго сумматора 2 по модулю два поступит нулевой уровень и вход0 ной код с информационного входа 9.1 устройства поступит на соответствующий вход первого сумматора 1 по модулю два без изменений, а значит код на входах первого сумматора 1 по мо5 дулю два (как и на входах 9.1-9.п) будет четный. С задержкой на врем срабатывани первого сумматора 1 по модулю два на его выходе формируетс нулевой уровень, которьм поступает
0 на D-вход первого триггера 4. По при- .ходу переднего фронта положительного импульса с генератора 3 импульсов, нулевой уровень с выхода первого сумматора 1 записываетс в первый триг5 гер 4, на выходе которого образуетс также нулевой уровень.
По переднему фронту положительного импульса с генератора 3 импульсов на вход второго сумматора 2 пос0 тупает уровень единицы, что приводит к инверсии одного разр да кода, поступающего с информационного входа 9.1 устройства на соответствующий вход первого сумматора 1, а значит к поg даче на вход первого сумматора 1 нечетного кода. При этом на выходе первого сумматора 1 формируетс уровень единицы, который поступает на. D-вход второго триггера 5. Запись
0 уровн единицы с выхода первого сумматора 1 во второй триггер 5 происходит по заднему фронту положительного импульса генератора 3 импульсов , который инвертируетс вторым
5 элементом НЕ 13 и стробирует второй триггер 5 по С-входу.
В результате получаетс , что в случае четного кода на входах 9.1- 9.П устройства и исправного первого сумматора 1 в первом триггере 4 записан О, во втором триггере 5 - 1. Сумматор 6 фиксирует несрав-. нение, задава на вход элемента И 7, через первый элемент НЕ 14 уровень
j. нул , что соответствует отсутствию неисправности первого сумматора 1. С выхода первого триггера 4 на информационный выход 11 устройства поступает результат суммировани ко0
313
да, заданного на входы 9.1-9.П устройства по модулю два, равный О, что соответствует четности суммируемого кода.
Если на входы 9.1-9.П устройства поступил нечетный код и первый сумматор 1 исправен, то аналогично изложенному на выходе первого триггера 4 формируетс уровень 1, а на выходе второго триггера 5 - уровень С (инверси относительно четного кода на входах 9.1-9.п), третий сумматор 6 единичным выходным уровнем через первый элемент НЕ 14 блокирует вьщачу сигнала неисправности, на выходе 12 неисправности устройства установлен нулевой уровень.
Если на входы 9.1-9.П устройства поступил четный код, а первый сум- матор 1 неисправен и при четном коде на своих входах вьщает (как и при нечетном) на выходе единичный уровень , то в первый триггер 4 и второй триггер 5 соответственно по передне- му и заднему фронтам положительного импульса с генератора 3 импульсов запишутс единичные уровни, что приведет к вьщаче на выходе третьего сумматора 6 нулевого уровн , которьй инвертируетс первым элементом НЕ 14 и в виде посто нного высокого уровн проходит через элемент И 7 на выход 12 неисправности устройства, что свидетельствует об отказе первого сумматора 1 и неверности результата выдаваемого на информационном выходе 11 устройства.
Если на входы 9.1-9.П устройства поступил нечетный код, а первый сум- матор 1 неисправен и при нечетном коде на своих входах .(как и при четном ) вьщает на выходе нулевой уровен то в первый триггер 4 и второй триггер
5запишутс нулевые уровни, что пос- ле срабатывани первого сумматора 6
и элементов НЕ 14 и И 7 приведет к выдаче высокого уровн на выходе элемента И 7 и выходе 12 неисправности устройства, что свидетельствует
06отказе первого сумматора 1 по модулю два о
Если на входы 9.1-9.П устройства поступил четный код и на выходах первого 4 и второго 5 триггеров были установлены уровни О и 1 соответственно , а затем первый сумматор 1 отказал, т аким образом, что при чет- .ном коде на своих входах он вьщает
5
0 5 о
0
g
5
1
единицу на выходе, а при нечетном - ноль на выходе (инвертирующий от- - каз), то фаза импульсов на выходе первого сумматора 1 относительно импульсов генератора 3 импульсов изменитс (по отношению к случаю исправного сумматора 1). При этом заднему фронту положительного импульса генератора будет соответствовать нулевой , а переднему - единичный уровень на выходе сумматора 1, что приведет к переходу триггеров 4 и 5 из состо ний О и 1 соответственно в состо ни 1 и О на их выходах. Этот переход возможен только через промежуточные между О, 1 и 1, О состо ни , к которым относ тс О О или 1, 1.
При наличии промежуточного состо ни О, О или 1, 1 на выходах триггеров 4 и 5 срабатывает третий сумматор 6, формирующий на выходе отрицательный импульс, который инвертируетс первым элементом НЕ 14 и поступает через элемент И 7 в виде положительного импульса на выход 12 неисправности устройства, что свидетельствует об отказе первого сумматора 1.
В том случае, если на входах 9.1- 9.П устройства установлен нечетный . код, а первый сумматор 1 имеет инвертирующий отказ, то аналогично описанному триггеры 4 и 5 переход т из состо ни 1 и О в состо ние О и 1 с выдачей сигнала неисправности на выходе 12 устройства.
Если четность кода на входах 9.1- 9.П устройства измен етс , например четный код мен етс на нечетный, а первый сумматор 1 исправен,то триггеры 4 и 5 переход т из состо ни О и 1 в состо ние 1 и О через одно из состо ний о, о или 1, 1, что может привести к вьода- че ложного сигнала неисправности на выходе 12 устройства.
Дл исключени ложного сигнала неисправности в момент смены кодов на входах 9.1-9.П устройства формирователь 8 импульсов, например,; типа 133АГ1 по внешнему сигналу с тактового входа 10 устройства блокирует элемент И 7 на врем То, которое выбираетс большим, чем два периода генератора 3 импульсов,
Если четность кода на выходах 9.1-9.П изменитс , когда блокирующий
5
импульс с формировател 8 импульсов закончилс , т.е. когда код на входах 9.1-9.П устройства должен сохранитьс и не мен тьс , то устройство формирует на выходе 12 сигнал неисправности, что позвол ет контролировать не только годность первого сумматора 1, но и изменение кода на входах устройства, что расшир ет его функциональные возможности.
Элемент 15 задержки обеспечивает сохранение сигнала, поступающего с входа первого сумматора 1 на D-входы триггеров 4 и 5 до поступлени фронта на их С-входы.
Claims (1)
- Формула изобретениУстройство дл свертки по модулю два с контролем, содержащее три сумматора по модулю два, причем информационные входы с первого по (п-1)-й первого сумматора по модулю два и первый информационный вход второго сумматора по модулю два образуют группу информационных входов устройства , выход .второго сумматора по модулю два соединен с п-м информационСоставитель В.Гречнев Редактор Ю,Середа ТехредМ.ХоданичКорректор Н.Король.- Р-..- - -- -.- -- - - - - . - „L-,, -Ш-.Ж J 1. ГТ.1-1-ЦЗаказ 5567/49 Тираж 671ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и о.ткрытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 410324916ным входом первого сумматора по модулю два, отличающеес тем, что, с целью повышени контролирующей способности устройства, в него введены генератор тактовых импульсов , формирователь импульсов, элемент задержки, два триггера, два элемента НЕ и элемент И, причем выход первого сумматора по модулю два соединен с D-входами первого и второго триггеров через элемент задержки , пр мые выходы которых соединены с соответствующими информационными входами третьего сумматора по модулю два, выход которого через первый элемент НЕ соединен с первым входом элемента И, выход которого вл етс выходом неисправности устройства, выход генератора тактовых импульсов соединен с вторым информационным входом второго сумматора по модулю два, С-входом первого триггера и входом второго элемента НЕ, выход ко25 торого соединен с С-входом второго триггера, тактовый вход устройства через формирователь импульсов со.еди- нен с вторым входом элемента И, пр мой выход первого триггера вл етс0 информационным выходом устройства.150
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864086237A SU1352491A1 (ru) | 1986-07-09 | 1986-07-09 | Устройство дл свертки по модулю два с контролем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864086237A SU1352491A1 (ru) | 1986-07-09 | 1986-07-09 | Устройство дл свертки по модулю два с контролем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1352491A1 true SU1352491A1 (ru) | 1987-11-15 |
Family
ID=21244694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864086237A SU1352491A1 (ru) | 1986-07-09 | 1986-07-09 | Устройство дл свертки по модулю два с контролем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1352491A1 (ru) |
-
1986
- 1986-07-09 SU SU864086237A patent/SU1352491A1/ru active
Non-Patent Citations (1)
Title |
---|
Папернов А.А. Логические основы ЦВТ. М.: Советское радио, 1972, с. 304-307. Авторское свидетельство СССР № 1076907, кл. G 06 F 11/22, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5398270A (en) | Data coincidence detecting circuit | |
US4328583A (en) | Data bus fault detector | |
US4481648A (en) | Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks | |
SU1352491A1 (ru) | Устройство дл свертки по модулю два с контролем | |
SU1596331A2 (ru) | Устройство дл контрол сумматоров | |
US3701096A (en) | Detection of errors in shift register sequences | |
US4606057A (en) | Arrangement for checking the counting function of counters | |
SU1251083A1 (ru) | Устройство дл контрол передачи информации | |
SU1355998A1 (ru) | Сдвиговое устройство с самоконтролем | |
SU1336254A1 (ru) | Система дл исправлени ошибок при передаче N-разр дных кодовых слов | |
SU1732464A1 (ru) | Счетчик импульсов в коде Фибоначчи | |
JPH04604Y2 (ru) | ||
SU1332381A1 (ru) | Регистр сдвига с самоконтролем | |
SU1624455A1 (ru) | Сигнатурный анализатор | |
SU1760631A1 (ru) | Кольцевой счетчик | |
RU1805502C (ru) | Устройство дл контрол регистра сдвига | |
SU1429120A1 (ru) | Сумматор двоичного кода по модулю два с контролем | |
SU607221A1 (ru) | Устройство дл контрол двухтактного двоичного счетчика | |
SU1434542A1 (ru) | Счетчик | |
SU1106023A1 (ru) | Счетчик с контролем | |
SU752487A1 (ru) | Устройство дл контрол регистра сдвига | |
SU1138799A1 (ru) | Устройство дл генерации тестовых последовательностей | |
SU813434A1 (ru) | Устройство дл контрол регистраСдВигА | |
SU1206780A1 (ru) | Устройство дл умножени частоты на код | |
RU1830532C (ru) | Устройство дл оценки точности вычислений |