SU1596331A2

SU1596331A2 - Устройство дл контрол сумматоров

Info

Publication number: SU1596331A2
Application number: SU884430115A
Authority: SU
Inventors: Анжелика Олеговна Городкова; Олег Георгиевич Простаков; Александр Владимирович Шкилер
Original assignee: Харьковский политехнический институт им.В.И.Ленина
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1990-09-30

Abstract

Изобретение относитс к автоматике и вычислительной технике, может быть использовано при проверке многоразр дных арифметических узлов и вл етс усовершенствованием устройства по а.с. N1312575. Цель изобретени - повышение достоверности контрол устройства. Устройство содержит сумматор 3, делитель 4, две группы 5,6 сумматоров по модулю два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент И 8, регистратор 9 ошибки, в состав которого вход т триггеры, формирователь импульсов, элемент И и индикатор ошибки. Кроме того, устройство содержит генератор 10 тактовых импульсов и формирователь импульсов 11. На входы контролируемых сумматоров 1,2 поступают сигналы с пр мых и инверсных выходов делител 4 соответственно. Дл повышени достоверности контрол устройства сигналы на вход контролируемого сумматора 2 подаютс через сумматоры по модулю два группы 5, а снимаютс с его выхода через сумматоры по модулю два группы 6. Выход старшего разр да делител 4 подключаетс ко вторым входам сумматоров групп 5 и 6, обеспечива либо пр мую передачу сигнала, либо его инвертирование. Инвертирование входного и выходного сигнала контролируемого сумматора 2 и повышает достоверность контрол . 3 ил.

Description

КЗ

ФагЛ

Изобретение относитс к автоматике и вычислительной технике, может быть использовано при проверке многоразр дных арифметических узлов и вл етс усовершенствованием изобретени по авт.св. № 1312575.

Цель изобретени - повышение достоверности контрол устройства.

На фиг. 1 приведена функциональна схема устройства; на фиг. 2 и 3 - схемы регистратора ошибки и группы сумматоров по модулю два соответственно, примеры исполнени .

На фиг. 1 обозначены контролируемые сумматоры 1 и 2 (не вход т в состав устройства ), сумматор 3. делитель 4, группы 5 и 6 сумматоров по модулю два, элемент ИСКЛЮЧАЮЩЕЕ ИЛ И 7, элемент И 8, регистратор 9 ошибки, генератор 10 тактовых импульсов, формирователь 11 импульсов, установочный вход 12 устройства, а также шины 13 и 14 регистрирующего и читающего сигналов устройства соответственно.

Регистратор 9 ошибки (фиг. 2) содержит триггеры 15 и 16, формирователь 17 импульсов , элемент И 1Й и индикатор 19 ошибки.

Кажда из групп 5 и 6 сумматоров по модулю два состоит (фиг. 3) из сумматоров 20 по модулю два.

Устройство работает следующим образом .

Контролируемые сумматоры 1 и 2 (празр дные комбинационные) подключают входами к(2п-)-1)пр мым и инверсным выходам делител 4, обеспечивающего перебор возможных 2 комбинаций на выходах этих сумматоров.

Первый контролируемый сумматор 1 соедин ют с пр мыми выходами делител 4 непосредственно, второй контролируемый сумматор 2 соедин ют с инверсными выходами делител 4 через сумматоры по модулю два первой группы 5.

По установочному вхрду 12 устройства происходит выключение индикации ошибки регистратора 9.

Тактовые импульсы с выхода генератора 10 обеспечивают формирование всевозможных комбинаций на выходах делител 4, с помощью последнего (2п+2)-го разр да которого происходит изменение режима работы устройства

Группь4 5 и 6 сумматоров по модулю два содержат Соответственно (2п+1) и (п+1) сумматоров .

При нулевом сигнале на последнем выходе делител 4 они работают как повторители . при единичном сигнале - как инверторы.

В первом режиме работы устройства сумматоры по модулю два групп 5 и 6 передают входные сигналы без .искажени . В этом случае на выходе результата первого

контролируемого сумматора 1 присутствует код, равный сумме кода младшего разр да делител 4, кода группы младших разр дов делител 4, начина с второго, и кода группы старших разр дов делител 4.

0 На выходе контролируемого сумматора 2 должен быть код, обратный результату на ( выходе сумматора 1.

На выходе сумматора 3, складывающего пр мой и обратный коды, присутствуют еди5 ничные сигналы во всех разр дах.

При добавлении на вход переноса сумматора 3 сигнала с выхода формировател 11 импульсов, задерживающего тактовый импульс на врем срабатывани суммато0 ров 1-3, на выходе результата сумматора 3 устанавливаетс нулевой код и формируетс единичный перепад на выходе переноса. Выходы переноса контролируемых сумматоров 1 и 2 поступают на входы элемента

5 ИСКЛЮЧАЮЩЕЕ ИЛИ 7, на выходе которого при правильной работе сумматоров 1 и 2 устанавливаетс единичный-сигнал, так как на выходах переноса этих сумматоров должны присутствовать противоположные сиг0 налы.

Таким образом, на выходе элемента И 8 при по влении единичного перепада на выходе переноса сумматора 3 устанавливаетс единичный сигнал, свидетельствующий о

5 нормальной работе устройства, и индикатор 19 ошибки регистратора 9 не включаетс .

Во втором режиме работы устройства (старший разр д делител 4 - в единичном состо нии) на вход контролируемого сумма0 Topd 2 поступает пр мой код с выхода делител 4 (группа 5 сумматоров по модулю два инвертирует его инверсные выходы) и на выходах обоих сумматоров 1 и 2 присутствуют пр мые коды. Но сумматоры группы 6

5 еще раз инвертируют код на выходе сумматора 2, и на входах сумматора 3 снова присутствуют пр мой и обратный коды, как и в первом режиме.

Если в сумматорах 1 и 2 происходит

0 ошибка, то единичный сигнал на выходе элемента И 8 не по вл етс , триггер 15 регистратора 9 не устанавливаетс в единичное состо ние и сигнал с выхода формировател 11 через формирователь 17 и элемент И 18

5 устанавливает в единичное состо ние триггер 16 регистратора 9, включа индикатор 19 ошибки.

Claims

Формула изобретени Устройство дл контрол сумматоров по авт.св. NJ 1312575, отличающеес тем.

что, с целью повышени достоверности контрол устройства, в него введены две группы сумматоров по модулю два и делитель дополнен (2п+2}-м разр дом, причем инверсные выходы разр дов делител , кроме старшего, соединены с первыми входами соответствующих сумматоров по модулю два первой группы, выходы которых образуют второй выход и вторую и четвертую группы информационных выходов устройства дл подключени к входу переноса и входам первого и второго слагаемых второго контролируемого сумматора соответственно, выходы сумматоров по модулю два второй группы, кроме последнего, соединены с соответствующими разр дами входа второго слагаемого сумматора, выход последнего

сумматора по модулю два второй группы соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первые информационные входы сумматоров по модулю два второй группы, кроме последнего, вл ютс разр дами второго информационного входа устройства дл подключени к выходу второго контролируемого сумматора, первый информационный вход последнего сумматора по модулю два второй группы вл етс четвертым инфомационным входом устройства дл подключени к выходу переноса второго контролируемого сумматора, пр мой-выход (2п+2}-го разр да делител соединен с вторыми информационными входами сумматоров по модулю два первой и второй груНп.