KR960016271B1 - 교환기 접속모듈의 리셋 출력회로 - Google Patents

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Description

교환기 접속모듈의 리셋 출력회로

제1도는 종래 리셋 출력회로도.

제2도는 본 발명의 일실시예에 따른 리셋 출력회로도.

제3도는 제2도의 구성중 롬의 메모리맵.

제4도는 본 발명의 일실시예에 따른 리셋 출력회로의 전원 온 리셋상태에 따른 주요 타이밍도.

본 발명은 교환기의 접속모듈내 리셋 출력회로에 관한 것으로서, 특히 접속모듈의 리셋 원인에 대응하여 리셋 데이타를 출력하는 리셋 출력회로에 관한 것이다.

일반적으로 교환기 시스템의 구성에서 교환기의 전반적인 동작을 제어하는 주제어모듈은 특정의 기능을 수행하는 접속모듈들과 버스 선로(Bus Line)을 통해 연결된다. 상기 주제어모듈과 접속모듈들은 공통 메모리를 사용하여 서로간의 정보를 주고받는다. 또한 상기 접속모듈둘은 여러 가지 원인들에 의해 리셋상태가 되며, 상기 주제어모듈은 상기 접속모듈들의 리셋 상태를 검색하여 제어하게 된다. 상기 리셋 원인들로는 먼저 전원온(Power On)상태에서 발생되는 전원온 리셋(Power On Reset)과, 사용자의 리셋 스위치(Reset Switch) 턴온에 의한 스위치 리셋(Switch Reset)과, 프로세서가 외부 메모리를 일정시간이상 억세스하지 않을 때 발생되는 워치독리셋(Watch Dog Reset)과, 상기 주제어모듈로부터 시스템 전체를 리셋팅하기 위한 리셋신호 입력시의 시스템 리셋(System Reset)과, 특정 접속모듈들을 리셋팅하기 위한 주제어모듈로부터 입력되는 리셋신호에 의한 특정 접속모듈 리셋(I/O Module Reset)등으로 구별될 수 있다. 상기 접속모듈은 상기 리셋 발생시에는 리셋발생을 상기 주제어모듈로 알리게 된다.

제1도는 종래 리셋 출력회로도로서, 접속모듈(10)은 소정 리셋 상태에 대응하는 리셋 신호를 입력받아 논리합 연산출력하는 논리합 연산소자(11)와, 접속모듈(10)내의 전반적인 동작을 제어하며, 상기 논리합 연산소자(110에 연결되어 상기 논리합 연산소자의 출력에 대응하여 접속모듈(10)의 리셋상태를 나타내는 리셋상태신호를 출력하는 중앙처리장치(CPU : 13)와, 상기 리셋상태신호를 입력받아 저장하며 접속모듈(10)의 데이타 입출력을 위한 공통메모리(15)로 구성된다.

주제어모듈(20)는 버스선로를 통해 상기 접속모듈(10)내의 공통 메모리를 억세스하여 상기 접속모듈과 제어를 위한 데이타를 주고받는다.

이하 상기 제1도의 구성에 따라 종래의 리셋 출력회로의 동작을 살펴보면, 먼저 논리합 연산소자(11)는 전원온 리셋신호, 스위치 리셋신호, 시스템 리셋신호 및 접속모듈 리셋신호중 상기 리셋신호들의 인에이블 상태에 대응하여 리셋 발생신호를 출력한다. 따라서 상기 중앙처리장치(13)는 상기 논리합 연산소자(11)로부터 리셋 발생신호를 입력받아 공통메모리(15)의 리셋 상태 어드레스 영역에 리셋 발생상태를 저장한다. 상기 주제어모듈(20)은 상기 공통메모리(15)를 억세스하여 접속모듈의 리셋상태를 인지하게 된다.

그러나 상술한 종래 리셋 출력회로는 상기 주제어모듈(20)로 리셋의 발생유무만을 출력하게 되어 교환기 시스템의 전반적인 제어동작을 수행하는 상기 주제어모듈(20)이 리셋팅된 접속모듈의 리셋 원인을 구별할 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 적어도 둘 이상의 리셋 원인에 대으유하는 리셋 데이타를 구비하여 리셋팅 동작시 상기 리셋 원인에 대응하는 리셋 데이타를 출력하는 리셋 출력회로를 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명은 소정 리셋상태들에 대응하는 리셋 신호들을 입력받으며, 상기 입력신호에 대응하여 리셋 어드레스 데이타와 리셋발생에 대응하는 리셋 상태신호를 출력하는 리셋 어드레스 데이타 출력수단과, 소정 어드레스 영역내에 초기 리셋팅을 위한 리셋팅 데이타와 상기 리셋상태에 대응하는 소정 리셋정보 데이타들을 구비하는 메모리와, 시스템내의 전반적인 제어동작을 수행하며, 상기 리셋상태신호에 대응하여 상기 메모리의 리셋팅 데이타를 억세스 하기위한 어드레스 데이타를 출력하여 상기 리셋팅 데이타와 리셋 정보데이타를 입력받아 상기 리셋팅 데이타에 대응하여 리셋팅 동작되며 상기 리셋정보 데이타를 출력하는 중앙처리장치와, 상기 리셋 어드레스 데이타와 상기 어드레스 데이타를 입력받으며 상기 리셋상태신호에 대응하여 상기 어드레스 데이타와 상기 리셋 어드레스 데이타 및 상기 어드레스 데이타의 혼합 어드레스 데이타를 상기 메모리의 억세스 어드레스 데이타로 출력하는 어드레스 선택수단과, 상기 중앙 처리장치의 데이타 입출력을 위한 데이타 버퍼수단으로 구성된다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 일실시예에 따라 3비트의 리셋 어드레스를 사용하는 리셋 출력회로도로서, 소정 리셋 상태들에 대응하는 전원온 리셋신호, 스위치 리셋신호, 워치독 리셋신호, 시스템 리셋신호 및 접속모듈 리셋신호를 입력받아 3비트의 리셋 어드레스 데이타로 엔코딩 출력하며, 상기 엔코딩 출력유무에 대응하는 리셋 상태신호를 출력하는 엔코더(110)와, 소정 어드레스 영역내에 초기 리셋팅을 위한 리셋팅 데이타와 상기 리셋상태에 대응하는 소정 리셋정보 데이타들을 구비하는 롬(ROM : 150)과, 시스템내의 전반적인 제어동작을 수행하며, 상기 리셋상태 신호에 대응하여 상기 롬(150)내의 리셋팅 데이타를 억세스하기위한 어드레스 데이타를 출력하여 상기 리셋팅 데이타와 리셋 정보데이타를 입력받으며 상기 리셋팅데이타에 대응하여 리셋팅제어되어 상기 리셋정보 데이타를 출려하는 중앙처리장치(CPU : 130)와, 상기 소정 클럭신호와 상기 리셋상태신호를 입력받아 논리합 연산출력하는 논리합 연산소자(121)와, 상기 리셋 어드레스 데이타를 입력받으며, 상기 논리합 연산소자(121)의 출력을 클럭입력받아 이에 대응하여 상기 리셋 어드레스 데이타를 래치출력하는 3입력 래치소자(123)와, 상기 리셋상태신호를 클리어 입력받고, 소정 프리셋신호를 프리셋 입력받으며, 데이타 입력단과 클럭 입력단이 기준전위단자에 연결디어 상기 리셋상태신호 및 상기 프리셋 신호에 대응하여 어드레스 셀렉트 신호를 출력하는 D플립플롭(125)와, 상기 리셋 어드레스 데이타 및 상기 중앙처리장치(130)로부터 상기 리셋 어드레스 데이타에 대응하는 3비트의 해당 어드레스 데이타를 입력받으며, 상기 어드레스 셀렉트 신호에 출력제어되어 상기 입력 데이타를 선택적 출력하는 멀티플렉서(127)와, 상기 프리셋 신호와 상기 D플립플롭(125)의 출력신호를 입력받아 논리곱 연산하여 롬 인에이블 신호로 출력하는 논리곱 연산소자(129)와, 상기 멀티플렉서(127)의 출력과 상기 중앙처리장치(130)의 어드레스 데이타를 입력받아 버퍼링(Buffering) 출력하는 어드레스 버퍼(Address Buffer : 141)와, 상기 어드레스 버퍼(141)의 출력중 상위 비트의 어드레스 데이타를 입력받아 디코딩하여 상기 D플립플롭(125)의 프리셋 신호로 출력하는 어드레스 디코더(129)와, 상기 중앙처리장치(130)의 데이타 입출력을 버퍼링하기 위한 데이타 버퍼(Data Buffer : 143)로 구성된다.

상술한 구성에서 상기 엔코더(110)는 리셋 어드레스 데이타 출력수단에 대응되며, 상기 롬(150)은 상기 데이타 저장수단에 대응한다.

또한 상기 어드레스 선택수단은 논리합 연산소자(121), 3입력 래치소자(123), D플립플롭(125), 멀티플렉서(127), 어드레스 디코더(128)와, 논리곱 연산소자(129) 및 어드레스 버퍼(Address Buffer : 141)로 구성된다.

상술한 본 발명의 일실시예에서 중앙처리장치(130)는 모토롤라(Moptorola)사의 MC68000을 사용하고 있다.

제3도는 상술한 제2도의 구성중 롬(150)의 메모리맵이다.

제4도는 본 발명의 일실시예에 따른 리셋 출력회로의 전원온 리셋상태에 따른 주요 타이밍도이다.

이하 상술한 제2도의 구성과 제3도 및 제4도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

먼저 제4도의 타이밍도에 도시된 전원온 리셋을 가정하여 본 발명의 일실시예를 상세히 설명한다.

중앙처리장치(130)는 일반적으로 리셋시에는 소정 어드레스 데이타를 발생시켜 롬으로부터 슈퍼바이져 프로그램(Supervisor Program)을 로딩하게 된다.

본 발명에서 일실시예로 사용하고 있는 MC68000은 리셋팅시에 롬(150)으로부터 최초 000000h-000007h까지 8바치트의 데이타를 로딩하게 된다.

본 발명은 리셋상태를 나타내는 리셋정보 데이타가 구비된 롬(150)으로부터 상술한 슈퍼바이져 프로그램의 최초 억세스 어드레스를 리셋상태에 대응하여 각각의 다른 최초 어드레스 데이타로 변환하여 리셋상태를 나타내는 리셋정보데이타를 억세스하여 리셋 발생상태를 주제어모듈로 보내기 위한 것이다.

먼저 엔코더(110)는 전원온 리셋신호와, 스위치 리셋신호와, 워치독 리셋신호와, 시스템 리셋신호와, 접속모듈 리셋신호를 입력받아 리셋 어드레스 데이타를 엔코딩 출력한다. 이때 엔코딩에 따른 리셋 어드레스 데이타(A0-A2)출력은 하기 표 1과 같이 나타낼 수 있다.

[표 1]

따라서 사용자가 전원을 온시키면, 제4도의 T1구간과 같은 지연시간후에 t2시점에서 전원온 리셋신호가 인에이블 상태로 상기 엔코더(110)에 입력된다. 상기 엔코더(110)는 전원온 리셋신호 인에이블 입력에 대응하여 "하이"상태의 리셋상태신호(GS)를 출력하며, 상기 리셋신호입력을 엔코딩하여 000의 리셋 어드레스 데이타를 출력한다.

만약 사용자의 리셋스위치 누름에 의해 스위치 리셋신호가 인에이블상태로 입력되면 상기 엔코더(110)는 상기 리셋신호 입력을 엔코딩하여 001의 리셋 어드레스 데이타를 출력한다.

3입력 래치소자(123)는 상기 엔코더(110)으로부터 상기 리셋 어드레스 데이타(전원온 : 000)를 입력받는다. 제1논리합 연산소자(121)는 소정 클럭발생기(도시되지 않음)로부터 입력되는 클럭(clock)신호와 상기 리셋 상태신호(GS)를 입력받아 논리합 연산하여 상기 3입력 래치소자(123)의 클럭입력단자로 출력한다. 따라서 논리합 연산소자(121)는 t1시점부터 "하이"상태의 클럭신호를 상기 3입력 래치소자(123)의 클럭입력단자로 출력한다.

상기 3입력래치소자(123)는 상기 클럭신호에 동기되어 상기 리셋 어드레스 데이타를 래치출력한다.

멀티플렉서(127)는 상리 리셋 어드레스 데이타를 a입력단자(a1-a3)로 입력받으며, 상기 중앙처리장치(130)의 최초 억세스 어드레스 데이타중 어드레스 3(A3)-어드레스 5(A5)까지 3비트의 어드레스 데이타를 b입력단자(b1-b3)로 입력받는다. 그리고 상기 멀티플렉서(127)는 셀렉트 입력단자(S)를 통해 D플립플롭(125)의 출력신호(Q)를 어드레스 셀렉트 신호로 입력받으며, 상기 어드레스 셀렉트 신호에 대응하여 상기 a(a1-a3) 또는 b입력단자(b1-b3)로 입력되는 어드레스 데이타를 어드레스 버퍼(141)로 선택적 출력한다.

상기 D플립플롭(125)은 초기 t2시점까지, 즉 리셋 시점까지 "로우"상태의 리셋 상태신호를 입력받아 "로우"상태의 어드레스 셀렉트 신호를 출력한다. 따라서 T2주기에서 상기 a입력단자의 입력인 리셋 어드레스 데이타가 셀렉트되어 어드레스 버퍼(141)로 출력된다.

상기 어드레스 버퍼(141)는 상기 최초 억세스 어드레스 데이타중 어드레스 3(A3)로부터 어드레스 5(A5)까지를 상기 멀티플렉서(127)로부터 입력받으며, 중앙처리장치로부터 최초 억세스 어드레스 데이타의 나머지를 입력받는다.

본 발명의 일실시예에서 사용하고 있는 중앙처리장치(MC68000 : 130)는 리셋팅시에 롬(150)으로부터 최초 000000h-000007h어드레스내의 데이타를 로딩하게 된다. 그러나 상술한 바와 같이 A0-A8까지의 어드레스 데이타가 멀티플렉서(127)에 의해 초기 리셋 상태에 대응하는 리셋 어드레스로 이루어지므로 리셋상태에 따라 최초 억세스 어드레스가 가변된다.

전원온 리셋시에는 상기 표 1에 따라 000의 리셋 어드레스 데이타가 상기 중앙처리장치(130)의 최초 억세스 어드레스 데이타의 A3-A5로 대치되어 최초 000000h부터 억세스된다.

또한 스위치 리셋시에는 상기 표 1에 따라 001의 리셋 어드레스 데이타가 상기 중앙처리장치(130)의 최초 억세스 어드레스 데이타의 A3-A5로 대치되어 최초 000008h부터 억세스된다.

따라서 제3도에 도시된 메모리맵을 가진 롬(150)에서 5개의 최초 억세스 어드레스내에 상기 리셋상태에 대응하는 리셋 데이타(Power On reset Data)가 상기 중앙처리장치에 의해 억세스된다.

이후 T2주기동안 상기 어드레스내에 저장된 8바이트의 데이타는 중앙처리장치내의 스택레지스터(Stack Resister)에 저장하여 스택포인터(Stack Pointer)로 사용되며, 또한 프로그램 카운터 레지스터(Program Counter Resister)에 저장하여 프로그램 카운터 포인터(Program Counter Pointer)로 사용된다. 그리고 리셋 데이타는 데이타 버퍼를 통해 주제어모듈로 전송되어 리셋정보를 알리게 된다.

따라서 상술한 바와 같이 본 발명은 리셋상태를 나타내는 리셋 데이타가 구비된 롬으로부터 상술한 슈퍼바이져 프로그램의 최초 억세스시에 상기 리셋 데이타를 주제어모듈로 전송하여 접속모듈내의 리셋원인에 대응하여 상기 주제어모듈이 상기 접속모듈을 제어할 수 있는 장점이 있다.

Claims (6)

1. 교환기 접속모듈의 리셋 출력회로에 있어서, 소정 리셋상태들에 대응하는 적어도 둘이상의 리셋신호를 입력받으며, 상기 리셋신호 입력에 대응하여 리셋 어드레스 데이타와 리셋상태 발생에 대응하는 리셋상태 신호를 출력하는 리셋 어드레스 데이타 출력수단과, 소정 어드레스 영역내에 초기 리셋팅을 위한 리셋팅 데이타와 상기 리셋상태에 대응하는 소정 리셋정보 데이타들을 구비하는 메모리와, 시스템내의 전반적인 제어동작을 수행하며, 상기 리셋상태 신호에 대응하여 상기 메모리의 리셋팅 데이타를 억세스하기위한 어드레스 데이타를 출력하여 상기 리셋팅 데이타와 리셋 정보데이타를 입력받으며, 상기 리셋팅 데이타에 대응하여 리셋팅 제어되어 상기 리셋정보 데이타를 출력하는 중앙처리장치와, 상기 리셋 어드레스 데이타와 상기 어드레스 데이타를 입력받으며 상기 리셋상태 신호에 대응하여 상기 어드레스 데이타와 상기 리셋 어드레스 데이타 및 상기 어드레스 데이타의 혼합 어드레스 데이타를 상기 메모리의 억세스 어드레스 데이타로 출력하는 어드레스 선택수단과, 상기 중앙 처리장치의 데이타 입출력을 위한 데이타 버퍼수단으로 구성함을 특징으로 하는 교환기 접속모듈의 리셋 출력회로.
2. 제1항에 있어서, 상기 어드레스 선택수단이 소정 클럭신호와 상기 리셋상태 신호를 입력받아 논리합 연산출력하는 논리합 연산수단과, 상기 리셋 어드레스 데이타를 입력받으며, 상기 논리합 연산소자의 출력을 클럭입력받아 상기 클럭입력에 대응하여 상기 리셋 어드레스 데이타를 래치출력하는 제1래치수단과, 상기 리셋상태 신호와 소정 프리셋 신호를 입력받으며, 상기 입력신호에 대응하여 어드레스 셀렉트 신호를 출력하는 제2래치수단과, 상기 리셋 어드레스 데이타와 상기 중앙처리장치의 어드레스 데이타중 소정 어드레스 비트만은 입력받으며, 상기 어드레스 셀렉트 신호에 출력제어되어 상기 입력데이타를 선택적 출력하는 멀티플렉서와, 상기 데이타 버퍼수단의 출력을 디코딩하여 상기 리셋 어드레스 데이타의 출력에 대응하는 상기 프리셋 신호를 출력하는 어드레스 디코더와, 상기 프리셋 신호와 상기 어드레스 셀렉트 신호를 입력받아 논리곱 연산출력하는 논리곱 연산수단과, 상기 멀티플렉서의 출력과 상기 중앙처리장치의 어드레스 데이타를 입력받으며, 상기 두 입력 데이타를 결합하여 상기 메모리를 억세스하기 위한 억세스 어드레스 데이타로 상기 메모리로 출력하는 어드레스 버퍼로 구성함을 특징으로 하는 교환기 접속모듈의 리셋 출력회로.
3. 상기 제 1 항에 있어서, 상기 중앙처리장치가 모토롤라사의 MC68000임을 특징으로 하는 교환기 접속모듈의 리셋 출력회로.
4. 상기 제 2 항에 있어서, 상기 중앙처리장치가 모토롤라사의 MC68000임을 특징으로 하는 교환기 접속모듈의 리셋 출력회로.
5. 상기 제 4 항에 있어서, 상기 리셋 어드레스 데이타 출력수단이 엔코더임을 특징으로 하는 교환기 접속모듈의 리셋 출력회로.
6. 교환기 접속모듈의 리셋 출력회로에 있어서, 소정 리셋상태들에 대응하는 적어도 둘이상의 리셋신호를 입력받으며, 상기 리셋신호 입력에 대응하여 3비트의 리셋 어드레스 데이타로 엔코딩 출력하며, 리셋상태 발생에 대응하는 리셋상태 신호를 출력하는 리셋 어드레스 데이타 출력수단과, 소정 어드레스 영역내에 초기 리셋팅을 위한 리셋팅 데이타와 상기 리셋상태에 대응하는 소정 리셋정보 데이타들을 구비하는 롬과, 시스템내의 전반적인 제어동작을 수행하며, 상기 리셋상태 신호에 대응하여 상기 메모리의 리셋팅 데이타를 억세스하기위한 어드레스 데이타를 출력하여 상기 리셋팅 데이타와 리셋정보 데이타를 입력받으며, 상기 리셋팅 데이타에 대응하여 리셋팅제어되어 상기 리셋 정보 데이타를 출력하는 중앙처리장치와, 소정 클럭신호와 상기 리셋상태 신호를 입력받아 논리합 연산출력하는 논리합 연산소자와, 상기 리셋 어드레스 데이타를 입력받으며, 상기 논리합 연산소자의 출력을 클럭입력받고, 상기 클럭 입력신호에 대응하여 상기 리셋 어드레스 데이타를 래치출력하는 3입력 래치소자와, 상기 리셋상태 신호를 클리어 입력받고, 소정 프리셋 신호를 프릿세 입력받으며, 데이타 입력단과 클럭 입력단이 기준전위단자에 연결되어 상기 리셋상태 신호 및 상기 프리셋 신호에 대응하여 어드레스 셀렉트 신호를 출력하는 래치소자와, 상기 리셋 어드레스 데이타 및 상기 중앙처리장치로부터 상기 리셋 어드레스 데이타에 대응하는 3비트의 해당 어드레스 데이타를 입력받으며, 상기 어드레스 셀렉트 신호에 출력제어되어 상기 두 입력 데이타를 선택적 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력을 디코딩하여 상기 프리셋 신호로 출력하는 어드레스 디코더와, 상기 프리셋 신호와 상기 래치소자의 출력신호를 입력받아 논리곱 연산하여 롬 인에이블 신호롤 출력하는 논리곱 연산소자와, 상기 멀티플렉서의 출력과 상기 중앙처리장치의 어드레스 데이타를 입력받아 상기 롬내의 데이타를 억세스하기위해 버퍼링 출력하는 어드레스 버퍼와, 상기 중앙처리장치의 데이타 입출력을 위한 데이타 버퍼로 구성함을 특징으로 하는 교환기 접속모듈의 리셋 출력회로.