JP3479246B2 - 命令のペンディングによる追い越し回路 - Google Patents
命令のペンディングによる追い越し回路Info
- Publication number
- JP3479246B2 JP3479246B2 JP33268799A JP33268799A JP3479246B2 JP 3479246 B2 JP3479246 B2 JP 3479246B2 JP 33268799 A JP33268799 A JP 33268799A JP 33268799 A JP33268799 A JP 33268799A JP 3479246 B2 JP3479246 B2 JP 3479246B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- buffer
- pending
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、命令がペンディン
グされた場合において後続の命令が先行する命令に対し
て追い越しを実行するための命令のペンディングによる
追い越し回路に関する。
グされた場合において後続の命令が先行する命令に対し
て追い越しを実行するための命令のペンディングによる
追い越し回路に関する。
【０００２】
【従来の技術】従来、メモリへの命令の順序保証に関し
ては、先行命令の追い越し制御を実現するための回路構
成の複雑さから追い越し制御を行わなかったり、追い越
し制御を同一バッファ内で実行するために、先行命令の
アドレスと比較して追い越しが可能であるか否かを判断
し、追い越し可能であれば後続命令をバッファの途中の
部分から選択し、先行命令を追い越してメモリへ発行し
たりといった形態により実施されていた。
ては、先行命令の追い越し制御を実現するための回路構
成の複雑さから追い越し制御を行わなかったり、追い越
し制御を同一バッファ内で実行するために、先行命令の
アドレスと比較して追い越しが可能であるか否かを判断
し、追い越し可能であれば後続命令をバッファの途中の
部分から選択し、先行命令を追い越してメモリへ発行し
たりといった形態により実施されていた。
【０００３】上記のような制御を実行するための構成
を、図８を用いて説明する。ここで、図８は従来技術に
より同一バッファ内での追い越し制御を行うシステムの
ブロック図である。
を、図８を用いて説明する。ここで、図８は従来技術に
より同一バッファ内での追い越し制御を行うシステムの
ブロック図である。
【０００４】図８を参照すると、従来技術においては、
プロセッサ３１〜３５から発行された命令をメモリ３７
に出力する場合において、一旦、リクエストバッファ３
８に格納し、実行されている命令だけに対するアドレス
をメモリ実行中バッファ４０に格納していた。従って、
追い越し制御を実行するか否かの判定は、リクエストバ
ッファ３８に格納された命令に対して追い越し可否判定
回路３９が実施していた。
プロセッサ３１〜３５から発行された命令をメモリ３７
に出力する場合において、一旦、リクエストバッファ３
８に格納し、実行されている命令だけに対するアドレス
をメモリ実行中バッファ４０に格納していた。従って、
追い越し制御を実行するか否かの判定は、リクエストバ
ッファ３８に格納された命令に対して追い越し可否判定
回路３９が実施していた。
【０００５】
【発明が解決しようとする課題】しかしながら、リクエ
ストバッファ３８の命令に対し、追い越し可否判定回路
３９が先行命令を追い越すことが可能であると判断した
場合に、リクエストバッファ３８内で追い越しを実行し
なければならないため、ＦＩＦＯのような簡単なバッフ
ァ構成では実現は不可であった。
ストバッファ３８の命令に対し、追い越し可否判定回路
３９が先行命令を追い越すことが可能であると判断した
場合に、リクエストバッファ３８内で追い越しを実行し
なければならないため、ＦＩＦＯのような簡単なバッフ
ァ構成では実現は不可であった。
【０００６】従って、プロセッサ３２〜３５からの命令
受信や、追い越し可能による追い越し制御や、ペンディ
ングされている命令のペンディング解除などの制御は、
すべて一つのバッファで実行しなければならないため
に、制御がさらに複雑になっていた。また、あまりにも
複雑過ぎるために同時に制御が不可能な場合等は、優先
度を設けて、他の動作を抑止する方法が実施されている
が、このような制御を実行した場合、性能が低下すると
いった問題が生じることがあった。
受信や、追い越し可能による追い越し制御や、ペンディ
ングされている命令のペンディング解除などの制御は、
すべて一つのバッファで実行しなければならないため
に、制御がさらに複雑になっていた。また、あまりにも
複雑過ぎるために同時に制御が不可能な場合等は、優先
度を設けて、他の動作を抑止する方法が実施されている
が、このような制御を実行した場合、性能が低下すると
いった問題が生じることがあった。
【０００７】更に、優先度を設ける方法では、リクエス
トバッファ３８に設けられた全ワードにおいて追い越し
可否判定用の付加情報やペンディング情報を持たせなけ
ればならないため、アドレス一致しない命令に対しても
余計なＨＷ量を設ける必要が生じていた。そのため、従
来技術でも追い越し制御を実施することは可能ではあっ
たが、バッファ制御が複雑になったり、ＨＷ量の増加と
なったりと、多くの問題を有していた。
トバッファ３８に設けられた全ワードにおいて追い越し
可否判定用の付加情報やペンディング情報を持たせなけ
ればならないため、アドレス一致しない命令に対しても
余計なＨＷ量を設ける必要が生じていた。そのため、従
来技術でも追い越し制御を実施することは可能ではあっ
たが、バッファ制御が複雑になったり、ＨＷ量の増加と
なったりと、多くの問題を有していた。
【０００８】従って、本発明は、上記問題に鑑みなされ
たもので、ＨＷ量を少なくすることで迅速な処理を可能
とする追い越し制御を、簡単な回路構成により実現する
命令のペンディングによる追い越し回路を提供すること
を目的とする。
たもので、ＨＷ量を少なくすることで迅速な処理を可能
とする追い越し制御を、簡単な回路構成により実現する
命令のペンディングによる追い越し回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】係る目的を達成するため
に、本発明による請求項１記載の発明は、１つ以上のワ
ードにより構成され、プロセッサからの命令をシステム
バスを介して受信し、ワードに格納するリクエストバッ
ファと、１つ以上のワードにより構成され、リクエスト
バッファから発行しようとした命令が先行命令とアドレ
スが一致することにより発行できない場合にペンディン
グしておくペンディングバッファと、１つ以上のワード
により構成され、メモリへ発行した命令がメモリ内で実
行中であることを示すメモリ実行中バッファとを有する
ことを特徴とする。
に、本発明による請求項１記載の発明は、１つ以上のワ
ードにより構成され、プロセッサからの命令をシステム
バスを介して受信し、ワードに格納するリクエストバッ
ファと、１つ以上のワードにより構成され、リクエスト
バッファから発行しようとした命令が先行命令とアドレ
スが一致することにより発行できない場合にペンディン
グしておくペンディングバッファと、１つ以上のワード
により構成され、メモリへ発行した命令がメモリ内で実
行中であることを示すメモリ実行中バッファとを有する
ことを特徴とする。
【００１０】また、請求項２記載の発明によれば、請求
項１記載の命令のペンディングによる追い越し回路にお
いて、ペンディングバッファは、１つのワード内に、各
ワードに関するバリッドと、プロセッサより入力された
命令の情報であるコマンドと、プロセッサより入力され
た命令が指定するメモリ上のアドレスと、リクエストバ
ッファ若しくはペンディングバッファからメモリへ命令
を発行しようとした命令のアドレスがメモリ実行中バッ
ファに格納されたアドレスと一致することにより点灯す
るメモリ実行中ペンディングフラグと、メモリ実行中バ
ッファペンディングフラグが点灯している発行しようと
した命令のメモリ実行中バッファにおいて登録されたワ
ード番号を保持するメモリ実行中バッファペンディング
エントリとを有し、メモリは、実行していた命令が完了
すると、メモリ実行中バッファに対して実行していた命
令の完了を報告する完了報告手段を有し、メモリ実行中
バッファは、完了報告手段より実行していた命令の完了
が報告された場合、実行していた命令の登録を消去する
完了命令消去手段と、完了命令消去手段により実行して
いた命令の登録を消去したことを報告する完了命令消去
報告手段とを有し、ペンディングバッファは、完了命令
消去報告手段により実行していた命令を消去したことが
報告されると、メモリ実行中ペンディングエントリを参
照し、実行していた命令とアドレスが一致する命令に関
するメモリ実行中バッファペンディングフラグをリセッ
トするメモリ実行中バッファペンディングフラグリセッ
ト手段と、メモリ実行中バッファペンディングフラグリ
セット手段によりメモリ実行中バッファペンディングフ
ラグがリセットされたアドレスが一致する命令をメモリ
に発行するリセット命令発行手段とを有することを特徴
とする。
項１記載の命令のペンディングによる追い越し回路にお
いて、ペンディングバッファは、１つのワード内に、各
ワードに関するバリッドと、プロセッサより入力された
命令の情報であるコマンドと、プロセッサより入力され
た命令が指定するメモリ上のアドレスと、リクエストバ
ッファ若しくはペンディングバッファからメモリへ命令
を発行しようとした命令のアドレスがメモリ実行中バッ
ファに格納されたアドレスと一致することにより点灯す
るメモリ実行中ペンディングフラグと、メモリ実行中バ
ッファペンディングフラグが点灯している発行しようと
した命令のメモリ実行中バッファにおいて登録されたワ
ード番号を保持するメモリ実行中バッファペンディング
エントリとを有し、メモリは、実行していた命令が完了
すると、メモリ実行中バッファに対して実行していた命
令の完了を報告する完了報告手段を有し、メモリ実行中
バッファは、完了報告手段より実行していた命令の完了
が報告された場合、実行していた命令の登録を消去する
完了命令消去手段と、完了命令消去手段により実行して
いた命令の登録を消去したことを報告する完了命令消去
報告手段とを有し、ペンディングバッファは、完了命令
消去報告手段により実行していた命令を消去したことが
報告されると、メモリ実行中ペンディングエントリを参
照し、実行していた命令とアドレスが一致する命令に関
するメモリ実行中バッファペンディングフラグをリセッ
トするメモリ実行中バッファペンディングフラグリセッ
ト手段と、メモリ実行中バッファペンディングフラグリ
セット手段によりメモリ実行中バッファペンディングフ
ラグがリセットされたアドレスが一致する命令をメモリ
に発行するリセット命令発行手段とを有することを特徴
とする。
【００１１】また、請求項３記載の発明によれば、請求
項１または２記載の命令のペンディングによる追い越し
回路において、ペンディングバッファは、新たに入力さ
れた命令のアドレスが、先行して格納している命令のア
ドレスと一致した場合に点灯する少なくとも１つ以上の
先行ペンディングバッファペンディングフラグをさらに
有し、リセット命令発行手段は、メモリ実行中バッファ
より実行していた命令の消去がペンディングバッファに
通知されると、先行ペンディングバッファペンディング
フラグが全てリセットされているアドレスが一致する命
令を発行することを特徴とする。
項１または２記載の命令のペンディングによる追い越し
回路において、ペンディングバッファは、新たに入力さ
れた命令のアドレスが、先行して格納している命令のア
ドレスと一致した場合に点灯する少なくとも１つ以上の
先行ペンディングバッファペンディングフラグをさらに
有し、リセット命令発行手段は、メモリ実行中バッファ
より実行していた命令の消去がペンディングバッファに
通知されると、先行ペンディングバッファペンディング
フラグが全てリセットされているアドレスが一致する命
令を発行することを特徴とする。
【００１２】また、請求項４記載の発明によれば、請求
項３記載の命令のペンディングによる追い越し回路にお
いて、先行ペンディングバッファペンディングフラグ
は、ペンディングバッファのワード数と同じビット数を
有し、先行ペンディングバッファペンディングフラグ
は、全てのアドレスが一致する命令の登録に対してビッ
トを点灯させ、ペンディングバッファは、格納している
命令を、メモリ実行中ペンディングフラグと先行ペンデ
ィングバッファペンディングフラグに格納された全ビッ
トが０にリセットされるまで保持することを特徴とす
る。
項３記載の命令のペンディングによる追い越し回路にお
いて、先行ペンディングバッファペンディングフラグ
は、ペンディングバッファのワード数と同じビット数を
有し、先行ペンディングバッファペンディングフラグ
は、全てのアドレスが一致する命令の登録に対してビッ
トを点灯させ、ペンディングバッファは、格納している
命令を、メモリ実行中ペンディングフラグと先行ペンデ
ィングバッファペンディングフラグに格納された全ビッ
トが０にリセットされるまで保持することを特徴とす
る。
【００１３】また、請求項５記載の発明によれば、請求
項１から４のいずれかに記載の命令のペンディングによ
る追い越し回路において、リクエストバッファは、ＦＩ
ＦＯであることを特徴とする。
項１から４のいずれかに記載の命令のペンディングによ
る追い越し回路において、リクエストバッファは、ＦＩ
ＦＯであることを特徴とする。
【００１４】また、請求項６記載の発明によれば、請求
項１から５のいずれかに記載の命令のペンディングによ
る追い越し回路において、リクエストバッファは、１つ
のワード内に、各ワードに関するバリッドと、プロセッ
サより入力された命令の情報であるコマンドと、プロセ
ッサより入力された命令が指定するメモリ上のアドレス
とを有することを特徴とする。
項１から５のいずれかに記載の命令のペンディングによ
る追い越し回路において、リクエストバッファは、１つ
のワード内に、各ワードに関するバリッドと、プロセッ
サより入力された命令の情報であるコマンドと、プロセ
ッサより入力された命令が指定するメモリ上のアドレス
とを有することを特徴とする。
【００１５】また、請求項７記載の発明によれば、請求
項１から６のいずれかに記載の命令のペンディングによ
る追い越し回路において、メモリ実行中バッファは、１
つのワード内に、各ワードに関するバリッドと、プロセ
ッサより入力された命令が指定するメモリ上のアドレス
とを有することを特徴とする。
項１から６のいずれかに記載の命令のペンディングによ
る追い越し回路において、メモリ実行中バッファは、１
つのワード内に、各ワードに関するバリッドと、プロセ
ッサより入力された命令が指定するメモリ上のアドレス
とを有することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を用いて、本発明によ
る命令のペンディングによる追い越し回路の実施の形態
を詳細に説明する。
る命令のペンディングによる追い越し回路の実施の形態
を詳細に説明する。
【００１７】（本発明の特徴）先ず、本発明の特徴を先
に述べておくと、以下のようなものが挙げられる。即
ち、本発明は、プロセッサから発行された命令をチップ
セットからメモリへ発行するまで保持しておくリクエス
トバッファの部分に、メモリ上のアドレスが一致した命
令に対しペンディングを実行するためのバッファを設け
る。これにより、各プロセッサより同一アドレスが指定
された場合であっても、同一アドレスに対する命令の順
序保証を行いながら、後続のアドレスの異なる命令が先
行命令を追い越して実行されることを可能にする。これ
は、メモリへのアクセス性能を改善するものである。
に述べておくと、以下のようなものが挙げられる。即
ち、本発明は、プロセッサから発行された命令をチップ
セットからメモリへ発行するまで保持しておくリクエス
トバッファの部分に、メモリ上のアドレスが一致した命
令に対しペンディングを実行するためのバッファを設け
る。これにより、各プロセッサより同一アドレスが指定
された場合であっても、同一アドレスに対する命令の順
序保証を行いながら、後続のアドレスの異なる命令が先
行命令を追い越して実行されることを可能にする。これ
は、メモリへのアクセス性能を改善するものである。
【００１８】更に、そのペンディング用のバッファに、
メモリ内で実行中である命令とアドレスが一致すること
により実行されるペンディング以外に、先行してペンデ
ィングされている命令とアドレスが一致した場合にも後
続の命令をペンディングして格納することを判断させる
ためのペンディングフラグを用意することで、同一アド
レスに対して複数の命令が発行された場合におけるペン
ディングや、複数のアドレスに対して発行される命令の
ペンディングを簡単な論理構成で実現することを可能と
する特徴を有している。
メモリ内で実行中である命令とアドレスが一致すること
により実行されるペンディング以外に、先行してペンデ
ィングされている命令とアドレスが一致した場合にも後
続の命令をペンディングして格納することを判断させる
ためのペンディングフラグを用意することで、同一アド
レスに対して複数の命令が発行された場合におけるペン
ディングや、複数のアドレスに対して発行される命令の
ペンディングを簡単な論理構成で実現することを可能と
する特徴を有している。
【００１９】（一実施形態）以下、本発明の一実施形態
について図面を用いて詳細に説明する。図１を参照する
と、システム１において４つのプロセッサ２〜５が、シ
ステムバス１１を介してチップセット６と接続されてい
る。更に、プロセッサ２〜５は、システムバス１１及び
チップセット６を介してメモリ７と接続される構成とな
っている。
について図面を用いて詳細に説明する。図１を参照する
と、システム１において４つのプロセッサ２〜５が、シ
ステムバス１１を介してチップセット６と接続されてい
る。更に、プロセッサ２〜５は、システムバス１１及び
チップセット６を介してメモリ７と接続される構成とな
っている。
【００２０】チップセット６内においては、プロセッサ
２〜５からの命令をシステムバス１１を介して受信して
格納するリクエストバッファ８と、リクエストバッファ
から発行しようとした命令が先行命令とアドレス一致で
発行できない場合にペンディングしておくペンディング
バッファ９と、メモリ７へ発行した命令がメモリ７内で
実行中であることを示すメモリ実行中バッファ１０とか
ら構成される。
２〜５からの命令をシステムバス１１を介して受信して
格納するリクエストバッファ８と、リクエストバッファ
から発行しようとした命令が先行命令とアドレス一致で
発行できない場合にペンディングしておくペンディング
バッファ９と、メモリ７へ発行した命令がメモリ７内で
実行中であることを示すメモリ実行中バッファ１０とか
ら構成される。
【００２１】ここで、本発明は、プロセッサからメモリ
への命令発行に関するため、メモリからプロセッサへの
リプライのパスは省略する。
への命令発行に関するため、メモリからプロセッサへの
リプライのパスは省略する。
【００２２】また、図２は、ペンディングバッファ９の
１ワード内に格納される情報のビット構成を示してい
る。図２を参照すると、ペンディングバッファ９は、各
ワードに関するバリッド２１と命令情報であるコマンド
２２と指定されたメモリ上のアドレス２３との他に、ペ
ンディング情報として、メモリ実行中バッファペンディ
ングフラグ２４とメモリ実行中バッファペンディングエ
ントリ２５と先行ペンディングバッファペンディングフ
ラグ２６とにより構成される。
１ワード内に格納される情報のビット構成を示してい
る。図２を参照すると、ペンディングバッファ９は、各
ワードに関するバリッド２１と命令情報であるコマンド
２２と指定されたメモリ上のアドレス２３との他に、ペ
ンディング情報として、メモリ実行中バッファペンディ
ングフラグ２４とメモリ実行中バッファペンディングエ
ントリ２５と先行ペンディングバッファペンディングフ
ラグ２６とにより構成される。
【００２３】ここで、メモリ実行中バッファペンディン
グフラグ２４（以降、ＭＥＢペンディングフラグ２４と
いう）は、リクエストバッファ８もしくはペンディング
バッファ９からメモリ７へ命令を発行しようとした際
に、発行した命令のアドレスがメモリ実行中バッファ１
０に格納されたアドレスと一致した場合に点灯する。
グフラグ２４（以降、ＭＥＢペンディングフラグ２４と
いう）は、リクエストバッファ８もしくはペンディング
バッファ９からメモリ７へ命令を発行しようとした際
に、発行した命令のアドレスがメモリ実行中バッファ１
０に格納されたアドレスと一致した場合に点灯する。
【００２４】また、メモリ実行中バッファペンディング
エントリ２５（以降、ＭＥＢペンディングエントリ２５
という）は、メモリ実行中バッファ１０とアドレス一致
した時、即ち、メモリ実行中バッファペンディングフラ
グ２４が点灯している場合に、メモリ実行中バッファ１
０内に格納されている一致した命令のエントリを保持す
る。
エントリ２５（以降、ＭＥＢペンディングエントリ２５
という）は、メモリ実行中バッファ１０とアドレス一致
した時、即ち、メモリ実行中バッファペンディングフラ
グ２４が点灯している場合に、メモリ実行中バッファ１
０内に格納されている一致した命令のエントリを保持す
る。
【００２５】また、先行ペンディングバッファペンディ
ングフラグ２６（以降、ＦＰＢペンディングフラグ２６
という）は、ペンディングバッファ９内にペンディング
で格納されている先行命令とアドレス一致した場合に点
灯する。
ングフラグ２６（以降、ＦＰＢペンディングフラグ２６
という）は、ペンディングバッファ９内にペンディング
で格納されている先行命令とアドレス一致した場合に点
灯する。
【００２６】更にここで、ペンディングバッファ９内に
格納されている先行命令に対し、同時に複数エントリと
のアドレス一致を検出するケースがある。このため、Ｆ
ＰＢペンディングフラグ２６は、ペンディングバッファ
９のワード数と同じビット数を用意することで、アドレ
ス一致した全てのエントリに対してビットを点灯させる
ように構成する。
格納されている先行命令に対し、同時に複数エントリと
のアドレス一致を検出するケースがある。このため、Ｆ
ＰＢペンディングフラグ２６は、ペンディングバッファ
９のワード数と同じビット数を用意することで、アドレ
ス一致した全てのエントリに対してビットを点灯させる
ように構成する。
【００２７】従って、ペンディングバッファ９に格納さ
れた命令は、ＭＥＢペンディングフラグ２４とＦＰＢペ
ンディングフラグ２６とに格納された全ビットが０にリ
セットされるまでペンディングバッファ９内で保持さ
れ、メモリ７への発行が抑止される。
れた命令は、ＭＥＢペンディングフラグ２４とＦＰＢペ
ンディングフラグ２６とに格納された全ビットが０にリ
セットされるまでペンディングバッファ９内で保持さ
れ、メモリ７への発行が抑止される。
【００２８】また、他のバッファの構成として、図３及
び図４を参照すると、リクエストバッファ８はバリッド
２１と命令情報のコマンド２２及びアドレス２３により
構成され、メモリ実行中バッファ１０はバリッド２１及
びアドレスにより構成される。
び図４を参照すると、リクエストバッファ８はバリッド
２１と命令情報のコマンド２２及びアドレス２３により
構成され、メモリ実行中バッファ１０はバリッド２１及
びアドレスにより構成される。
【００２９】ここで、リクエストバッファ８はＦＩＦＯ
である。従って、若番から格納され、格納された順に出
力することによりバッファからリセットされる。これに
対し、他の２つのペンディングバッファ９及びメモリ実
行中バッファ１０における命令のセット方法は、空いて
いる所であればどこでも格納して良いため、本実施形態
では若番から順に格納することとする。
である。従って、若番から格納され、格納された順に出
力することによりバッファからリセットされる。これに
対し、他の２つのペンディングバッファ９及びメモリ実
行中バッファ１０における命令のセット方法は、空いて
いる所であればどこでも格納して良いため、本実施形態
では若番から順に格納することとする。
【００３０】更に、ペンディングバッファ９及びメモリ
実行中バッファ１０におけるリセット条件は、メモリ実
行中バッファ１０ではメモリ７からの実行完了報告であ
り、ペンディングバッファ９ではペンディングが解除さ
れることである。これにより、メモリ７へ命令が発行さ
れ、各バッファ内から当する命令がリセットされる。
実行中バッファ１０におけるリセット条件は、メモリ実
行中バッファ１０ではメモリ７からの実行完了報告であ
り、ペンディングバッファ９ではペンディングが解除さ
れることである。これにより、メモリ７へ命令が発行さ
れ、各バッファ内から当する命令がリセットされる。
【００３１】（一実施形態の動作）図１に示した命令の
ペンディングによる追い越し回路の動作について、図１
から図４を参照し、図５から図７に示す具体例を用いて
説明する。図５から図７に示した具体例では、ペンディ
ングバッファ９が８つのワード構成で成り立っている。
よって、ペンディングバッファ９内のＦＰＢペンディン
グバッファ２６は８ビットの構成となっている。
ペンディングによる追い越し回路の動作について、図１
から図４を参照し、図５から図７に示す具体例を用いて
説明する。図５から図７に示した具体例では、ペンディ
ングバッファ９が８つのワード構成で成り立っている。
よって、ペンディングバッファ９内のＦＰＢペンディン
グバッファ２６は８ビットの構成となっている。
【００３２】システム１において、各プロセッサ２〜５
から以降に示す６つの命令がメモリ７に対し連続して発
行されたと仮定する。
から以降に示す６つの命令がメモリ７に対し連続して発
行されたと仮定する。
【００３３】この命令は、アドレスＡへのライト（Ａ
０）、アドレスＡへのリード（Ａ１）、アドレスＢへの
ライト（Ｂ０）、アドレスＡへのライト（Ａ２）、アド
レスＣへのリード（Ｃ０）、アドレスＡへのリード（Ａ
３）の順に、任意のプロセッサから発行され、チップセ
ット６内のリクエストバッファ８に格納される。この状
態が図５のＳＴ１である。
０）、アドレスＡへのリード（Ａ１）、アドレスＢへの
ライト（Ｂ０）、アドレスＡへのライト（Ａ２）、アド
レスＣへのリード（Ｃ０）、アドレスＡへのリード（Ａ
３）の順に、任意のプロセッサから発行され、チップセ
ット６内のリクエストバッファ８に格納される。この状
態が図５のＳＴ１である。
【００３４】ここで、リクエストバッファ８はＦＩＦＯ
であるため、格納された命令の順に命令を出力する。こ
のため、まずメモリ７に対して命令Ａ０が発行され、メ
モリ実行中バッファ１０に命令Ａ０が格納される。これ
により、リクエストバッファ８におけるワード０に格納
されていたアドレスＡへのリード（Ａ１）命令はリセッ
トされ、メモリ実行中バッファ１０におけるワード０に
新たに格納される。これは、図５におけるＳＴ２の状態
である。
であるため、格納された命令の順に命令を出力する。こ
のため、まずメモリ７に対して命令Ａ０が発行され、メ
モリ実行中バッファ１０に命令Ａ０が格納される。これ
により、リクエストバッファ８におけるワード０に格納
されていたアドレスＡへのリード（Ａ１）命令はリセッ
トされ、メモリ実行中バッファ１０におけるワード０に
新たに格納される。これは、図５におけるＳＴ２の状態
である。
【００３５】次にリクエストバッファ８からワード１に
格納されている命令Ａ１が発行されるが、メモリ実行中
バッファ１０内に命令Ａ０があることからメモリ７で命
令Ａ０を処理中ということで、命令Ａ１はメモリ７へ発
行することが出来ない。そのため、命令Ａ１をペンディ
ングバッファ９へ格納する。
格納されている命令Ａ１が発行されるが、メモリ実行中
バッファ１０内に命令Ａ０があることからメモリ７で命
令Ａ０を処理中ということで、命令Ａ１はメモリ７へ発
行することが出来ない。そのため、命令Ａ１をペンディ
ングバッファ９へ格納する。
【００３６】これは、メモリ実行中バッファ１０におけ
るワード０に格納されている命令Ａ０とリクエストバッ
ファ８から発行しようとする命令とのアドレスが一致し
たことによるペンディングであるため、この場合におい
ては、ペンディングバッファ９のＭＥＢペンディングフ
ラグ２４をセットして、ＭＥＢペンディングエントリ２
５にワード０としてセットする。この状態が図５のＳＴ
３である。
るワード０に格納されている命令Ａ０とリクエストバッ
ファ８から発行しようとする命令とのアドレスが一致し
たことによるペンディングであるため、この場合におい
ては、ペンディングバッファ９のＭＥＢペンディングフ
ラグ２４をセットして、ＭＥＢペンディングエントリ２
５にワード０としてセットする。この状態が図５のＳＴ
３である。
【００３７】次に、命令Ａ１をペンディングした状態
で、リクエストバッファ８から命令Ｂ０が発行される。
この命令Ｂ０は、メモリ実行中バッファ１０内に格納さ
れた命令Ａ０やペンディングバッファ９内に格納された
命令Ａ１とはアドレスが異なるため、命令Ａ１を追い越
してメモリ７へ発行され、メモリ実行中バッファ１０の
ワード１に格納される。これにより、各バッファに格納
されている命令は図５に示したＳＴ４の状態となる。
で、リクエストバッファ８から命令Ｂ０が発行される。
この命令Ｂ０は、メモリ実行中バッファ１０内に格納さ
れた命令Ａ０やペンディングバッファ９内に格納された
命令Ａ１とはアドレスが異なるため、命令Ａ１を追い越
してメモリ７へ発行され、メモリ実行中バッファ１０の
ワード１に格納される。これにより、各バッファに格納
されている命令は図５に示したＳＴ４の状態となる。
【００３８】続けて、命令Ａ２がリクエストバッファ８
から発行されるが、命令Ａ２はメモリ実行中バッファ１
０内のワード０に格納されている命令Ａ０とペンディン
グバッファ９内のワード０に格納されている命令Ａ１と
の両方とアドレスが一致する。このため、命令Ａ２をメ
モリ７へ発行することができないので、ペンディングバ
ッファ９のワード１に格納するよう制御される。この制
御においては、命令Ａ２におけるＭＥＢペンディングフ
ラグ２４をセットし、さらにＭＥＢペンディングエント
リ２５をワード０とセットする。
から発行されるが、命令Ａ２はメモリ実行中バッファ１
０内のワード０に格納されている命令Ａ０とペンディン
グバッファ９内のワード０に格納されている命令Ａ１と
の両方とアドレスが一致する。このため、命令Ａ２をメ
モリ７へ発行することができないので、ペンディングバ
ッファ９のワード１に格納するよう制御される。この制
御においては、命令Ａ２におけるＭＥＢペンディングフ
ラグ２４をセットし、さらにＭＥＢペンディングエント
リ２５をワード０とセットする。
【００３９】この時、ペンディングバッファ９のワード
０に格納された命令Ａ１とアドレスが一致しているた
め、ＦＰＢペンディングフラグ２６はビット０を１とし
てセットされる。このビットは、ペンディングバッファ
９内のワード０の命令Ａ１がメモリ７へ発行されるとリ
セットされるので、先行して格納されている同一アドレ
スの命令Ａ１がメモリ７へ発行されるまで、命令Ａ２は
ペンディングバッファ９からメモリ７へは発行されな
い。この状態を示す図が図５のＳＴ５である。
０に格納された命令Ａ１とアドレスが一致しているた
め、ＦＰＢペンディングフラグ２６はビット０を１とし
てセットされる。このビットは、ペンディングバッファ
９内のワード０の命令Ａ１がメモリ７へ発行されるとリ
セットされるので、先行して格納されている同一アドレ
スの命令Ａ１がメモリ７へ発行されるまで、命令Ａ２は
ペンディングバッファ９からメモリ７へは発行されな
い。この状態を示す図が図５のＳＴ５である。
【００４０】次に、リクエストバッファ８から命令Ｃ０
が発行されるが、命令Ｂ０と同様にペンディングバッフ
ァ９及びメモリ実行中バッファ１０のどちらのバッファ
に格納されている命令ともアドレスが一致しないので、
ペンディングバッファ９に格納されている先行の命令Ａ
１及び命令Ａ２を追い越して、メモリ７へ発行される。
そしてメモリ実行中バッファ１０のワード２へ格納さ
れ、図５のＳＴ６の状態となる。
が発行されるが、命令Ｂ０と同様にペンディングバッフ
ァ９及びメモリ実行中バッファ１０のどちらのバッファ
に格納されている命令ともアドレスが一致しないので、
ペンディングバッファ９に格納されている先行の命令Ａ
１及び命令Ａ２を追い越して、メモリ７へ発行される。
そしてメモリ実行中バッファ１０のワード２へ格納さ
れ、図５のＳＴ６の状態となる。
【００４１】最後に６番目の命令Ａ３をリクエストバッ
ファ８から発行しようとするが、命令Ａ３はメモリ実行
中バッファ１０内のワード０に格納されている命令Ａ０
と、ペンディングバッファ９内のワード０に格納されて
いる命令Ａ１及びワード１に格納されている命令Ａ２と
の３つの命令とアドレス一致する。このため、命令Ａ３
もメモリ７へは発行できないので、ペンディングバッフ
ァ９のワード２に格納される。そして、命令Ａ２と同様
に、ＭＥＢペンディングフラグ２４をセットして、ＭＥ
Ｂペンディングエントリ２５にワード０がセットされ
る。
ファ８から発行しようとするが、命令Ａ３はメモリ実行
中バッファ１０内のワード０に格納されている命令Ａ０
と、ペンディングバッファ９内のワード０に格納されて
いる命令Ａ１及びワード１に格納されている命令Ａ２と
の３つの命令とアドレス一致する。このため、命令Ａ３
もメモリ７へは発行できないので、ペンディングバッフ
ァ９のワード２に格納される。そして、命令Ａ２と同様
に、ＭＥＢペンディングフラグ２４をセットして、ＭＥ
Ｂペンディングエントリ２５にワード０がセットされ
る。
【００４２】また、ＦＰＢペンディングフラグ２６は、
ペンディングバッファ９のワード０とワード１とに格納
された２つの命令とアドレスが一致しているため、ビッ
ト０とビット１との２ビットが１にセットされる。これ
により、各バッファの状態は図６のＳＴ７のようにな
る。
ペンディングバッファ９のワード０とワード１とに格納
された２つの命令とアドレスが一致しているため、ビッ
ト０とビット１との２ビットが１にセットされる。これ
により、各バッファの状態は図６のＳＴ７のようにな
る。
【００４３】上記のような制御を実行後、各プロセッサ
２〜５より新たに命令が入力されない限り、リクエスト
バッファ８が空となるため後続の命令は発行されること
はない。
２〜５より新たに命令が入力されない限り、リクエスト
バッファ８が空となるため後続の命令は発行されること
はない。
【００４４】上記に示したリクエストバッファ８からの
命令発行によるペンディングバッファ９への格納方法に
続いて、ペンディングの解除によるペンディングバッフ
ァ９からの発行方法を図面を用いて詳細に説明する。
命令発行によるペンディングバッファ９への格納方法に
続いて、ペンディングの解除によるペンディングバッフ
ァ９からの発行方法を図面を用いて詳細に説明する。
【００４５】メモリ７は、実行中である命令が完了する
と、メモリ実行中バッファ１０に対して実行中であった
命令の完了を報告する。従って、上記に示したように、
リクエストバッファ８から発行された命令がペンディン
グバッファ９に格納されていた状態である場合、次にメ
モリ７からチップセット６のメモリ実行中バッファ１０
に対してメモリ７で実行中であった命令Ａ０の完了が報
告される。
と、メモリ実行中バッファ１０に対して実行中であった
命令の完了を報告する。従って、上記に示したように、
リクエストバッファ８から発行された命令がペンディン
グバッファ９に格納されていた状態である場合、次にメ
モリ７からチップセット６のメモリ実行中バッファ１０
に対してメモリ７で実行中であった命令Ａ０の完了が報
告される。
【００４６】メモリ実行中バッファ１０に上記完了報告
が入力されると、メモリ実行中バッファ１０内のワード
０に格納されていた命令Ａ０は消去される。同時にメモ
リ実行中バッファ１０からペンディングバッファ９に対
して、ワード０の命令をリセットしたことが報告され
る。
が入力されると、メモリ実行中バッファ１０内のワード
０に格納されていた命令Ａ０は消去される。同時にメモ
リ実行中バッファ１０からペンディングバッファ９に対
して、ワード０の命令をリセットしたことが報告され
る。
【００４７】この報告を受け取ったペンディングバッフ
ァ９は、格納されている命令の内、ＭＥＢペンディング
エントリ２５がワード０となっている命令のＭＥＢペン
ディングフラグ２４をリセットする。図６のＳＴ７に示
した状態では、ワード０の命令Ａ１とワード１の命令Ａ
２とワード２の命令Ａ３との命令すべてが、ＭＥＢペン
ディングエントリ２５にワード０でペンディングされて
いるので、３つの命令すべてのＭＥＢペンディングフラ
グ２４をリセットするように制御される。
ァ９は、格納されている命令の内、ＭＥＢペンディング
エントリ２５がワード０となっている命令のＭＥＢペン
ディングフラグ２４をリセットする。図６のＳＴ７に示
した状態では、ワード０の命令Ａ１とワード１の命令Ａ
２とワード２の命令Ａ３との命令すべてが、ＭＥＢペン
ディングエントリ２５にワード０でペンディングされて
いるので、３つの命令すべてのＭＥＢペンディングフラ
グ２４をリセットするように制御される。
【００４８】これにより、図６のＳＴ８の状態となる。
図６のＳＴ８の状態で、ペンディングバッファ９内のワ
ード０に格納されている命令Ａ１においては、ＭＥＢペ
ンディングフラグ２４とＦＰＢペンディングフラグ２６
が全て０となったため、メモリ７へ発行されて、ペンデ
ィングバッファ９から消去され、替わりにメモリ実行中
バッファ１０のワード３に格納される。
図６のＳＴ８の状態で、ペンディングバッファ９内のワ
ード０に格納されている命令Ａ１においては、ＭＥＢペ
ンディングフラグ２４とＦＰＢペンディングフラグ２６
が全て０となったため、メモリ７へ発行されて、ペンデ
ィングバッファ９から消去され、替わりにメモリ実行中
バッファ１０のワード３に格納される。
【００４９】また、ペンディングバッファ９のワード０
に格納されていた命令が消去されたことにより、ペンデ
ィングバッファ９に格納されている他のすべての命令の
ＦＰＢペンディングフラグのビット０がリセットされ
る。従って、本具体例では、現状は、ワード１に格納さ
れている命令Ａ２とワード２に格納されている命令Ａ３
とのそれぞれのＦＰＢペンディングフラグ２６のビット
０が１とセットされているので、これがリセットされ
る。この状態を示した図が図６のＳＴ９である。
に格納されていた命令が消去されたことにより、ペンデ
ィングバッファ９に格納されている他のすべての命令の
ＦＰＢペンディングフラグのビット０がリセットされ
る。従って、本具体例では、現状は、ワード１に格納さ
れている命令Ａ２とワード２に格納されている命令Ａ３
とのそれぞれのＦＰＢペンディングフラグ２６のビット
０が１とセットされているので、これがリセットされ
る。この状態を示した図が図６のＳＴ９である。
【００５０】次に、ペンディングバッファ９内のワード
１に格納されている命令Ａ２において、ＭＥＢペンディ
ングフラグ２４とＦＰＢペンディングフラグ２６とが全
て０となったため、メモリ７へ発行可能となる。しか
し、メモリ実行中バッファ１０に命令Ａ１が格納され、
且つメモリ７内では命令Ａ１が実行中であるため、メモ
リ７へ命令Ａ２を発行することが出来ない。
１に格納されている命令Ａ２において、ＭＥＢペンディ
ングフラグ２４とＦＰＢペンディングフラグ２６とが全
て０となったため、メモリ７へ発行可能となる。しか
し、メモリ実行中バッファ１０に命令Ａ１が格納され、
且つメモリ７内では命令Ａ１が実行中であるため、メモ
リ７へ命令Ａ２を発行することが出来ない。
【００５１】従って、再びペンディングバッファ９内で
命令Ａ２のＭＥＢペンディングフラグ２４を１とし、命
令Ａ２のＭＥＢペンディングエントリに、メモリ実行中
バッファ１０内に格納されているアドレスが一致した命
令Ａ１が格納されているワード３の値をセットし、この
命令Ａ２を発行抑止状態とする。この状態を示した図が
図６におけるＳＴ１０である。
命令Ａ２のＭＥＢペンディングフラグ２４を１とし、命
令Ａ２のＭＥＢペンディングエントリに、メモリ実行中
バッファ１０内に格納されているアドレスが一致した命
令Ａ１が格納されているワード３の値をセットし、この
命令Ａ２を発行抑止状態とする。この状態を示した図が
図６におけるＳＴ１０である。
【００５２】その後、メモリ７から命令Ｂ０、命令Ｃ０
の完了報告が来て、メモリ実行中バッファ１０から消去
されるが、ペンディングバッファ９のＭＥＢペンディン
グエントリ２５に格納されているアドレス一致の命令が
無いため、ペンディングしている命令に対する動作を行
わない。
の完了報告が来て、メモリ実行中バッファ１０から消去
されるが、ペンディングバッファ９のＭＥＢペンディン
グエントリ２５に格納されているアドレス一致の命令が
無いため、ペンディングしている命令に対する動作を行
わない。
【００５３】続けて、メモリ７から命令Ａ１の完了が報
告されると、メモリ実行中バッファ１０のワード３から
命令Ａ１が消されて、ペンディングバッファ９にワード
３のリセットが報告される。報告を受けたペンディング
バッファ９は、ワード１に格納されているる命令Ａ２の
ＭＥＢペンディングエントリ２５がワード３とセットさ
れているので、このワード１のＭＥＢペンディングフラ
グ２４をリセットして、図６のＳＴ１１の状態に移行す
る。
告されると、メモリ実行中バッファ１０のワード３から
命令Ａ１が消されて、ペンディングバッファ９にワード
３のリセットが報告される。報告を受けたペンディング
バッファ９は、ワード１に格納されているる命令Ａ２の
ＭＥＢペンディングエントリ２５がワード３とセットさ
れているので、このワード１のＭＥＢペンディングフラ
グ２４をリセットして、図６のＳＴ１１の状態に移行す
る。
【００５４】ペンディングバッファ９のワード１の命令
Ａ２は、ペンディング情報であるＭＥＢペンディングフ
ラグ２４とＦＰＢペンディングフラグ２６とが全て０に
なり、且つ、メモリ実行中バッファ１０とのアドレス一
致も無いことから、メモリ７へ発行され、更にメモリ実
行中バッファ１０のワード４に格納される。
Ａ２は、ペンディング情報であるＭＥＢペンディングフ
ラグ２４とＦＰＢペンディングフラグ２６とが全て０に
なり、且つ、メモリ実行中バッファ１０とのアドレス一
致も無いことから、メモリ７へ発行され、更にメモリ実
行中バッファ１０のワード４に格納される。
【００５５】同時にペンディングバッファ９内のワード
１の命令Ａ２がメモリ７に発行されたことにより、ワー
ド２に格納されている命令Ａ３のＦＰＢペンディングフ
ラグのビット１がリセットされて０になり、メモリ７に
対して発行が可能となる。この状態を示した図が図６の
ＳＴ１２である。
１の命令Ａ２がメモリ７に発行されたことにより、ワー
ド２に格納されている命令Ａ３のＦＰＢペンディングフ
ラグのビット１がリセットされて０になり、メモリ７に
対して発行が可能となる。この状態を示した図が図６の
ＳＴ１２である。
【００５６】しかし、メモリ実行中バッファ１０内のワ
ード４に命令Ａ２があるため、アドレス一致によりペン
ディングバッファ９内の命令Ａ３のＭＥＢペンディング
フラグ２４が１とされ、ＭＥＢペンディングエントリ２
５にワード４がセットされる。これにより、命令Ａ３は
再び発行待ち状態となり、メモリ実行中バッファ１０内
の命令Ａ２が消えるのを待機する。この状態を示す図面
が図７のＳＴ１３である。
ード４に命令Ａ２があるため、アドレス一致によりペン
ディングバッファ９内の命令Ａ３のＭＥＢペンディング
フラグ２４が１とされ、ＭＥＢペンディングエントリ２
５にワード４がセットされる。これにより、命令Ａ３は
再び発行待ち状態となり、メモリ実行中バッファ１０内
の命令Ａ２が消えるのを待機する。この状態を示す図面
が図７のＳＴ１３である。
【００５７】その後、メモリ７から命令Ａ２の完了報告
が来て、メモリ実行中バッファ１０から命令Ａ２が消
え、同時にペンディングバッファ９内の命令Ａ３のＭＥ
Ｂペンディングフラグ２４がリセットされると、命令Ａ
３をメモリ７へ発行すること可能となる。この状態を示
す図が図３のＳＴ１４である。
が来て、メモリ実行中バッファ１０から命令Ａ２が消
え、同時にペンディングバッファ９内の命令Ａ３のＭＥ
Ｂペンディングフラグ２４がリセットされると、命令Ａ
３をメモリ７へ発行すること可能となる。この状態を示
す図が図３のＳＴ１４である。
【００５８】これにより、命令Ａ３はメモリ７へ発行さ
れ、メモリ実行中バッファ１０に格納され、図３のＳＴ
１５に示した状態となる。その後、メモリ７内で実行完
了すると、メモリ実行中バッファ１０から命令Ａ３がリ
セットされ、すべての命令が実行完了となる。
れ、メモリ実行中バッファ１０に格納され、図３のＳＴ
１５に示した状態となる。その後、メモリ７内で実行完
了すると、メモリ実行中バッファ１０から命令Ａ３がリ
セットされ、すべての命令が実行完了となる。
【００５９】以上、説明した具体例を用いて一実施形態
による動作の概要を説明する。図１に示した命令のペン
ディングによる追い越し回路において、システム１内の
プロセッサ２〜５のうちの任意のプロセッサから発行さ
れた命令が、チップセット６内のリクエストバッファ８
に格納された状態であるとする。
による動作の概要を説明する。図１に示した命令のペン
ディングによる追い越し回路において、システム１内の
プロセッサ２〜５のうちの任意のプロセッサから発行さ
れた命令が、チップセット６内のリクエストバッファ８
に格納された状態であるとする。
【００６０】この状態において、格納された命令をメモ
リ７へ発行する時、先行している命令でメモリ実行中バ
ッファ１０に格納されている命令か、若しくは、ペンデ
ィングバッファ９に格納されている命令かのどちらかと
アドレスが一致する場合に、命令の順序を保証するため
にメモリ７へ命令を発行することができないといった場
合が存在する。
リ７へ発行する時、先行している命令でメモリ実行中バ
ッファ１０に格納されている命令か、若しくは、ペンデ
ィングバッファ９に格納されている命令かのどちらかと
アドレスが一致する場合に、命令の順序を保証するため
にメモリ７へ命令を発行することができないといった場
合が存在する。
【００６１】このとき、リクエストバッファ８から発行
しようとした命令をペンディングバッファ９に格納し、
その後、先行のアドレス一致した命令が、メモリ実行中
バッファ１０とペンディングバッファ９とから消去され
るまで、ペンディングバッファ９内で発行を待ち、先行
の命令が消去された後、メモリ７へペンディングバッフ
ァ９内で発行を抑止していた命令を発行するように構成
する。
しようとした命令をペンディングバッファ９に格納し、
その後、先行のアドレス一致した命令が、メモリ実行中
バッファ１０とペンディングバッファ９とから消去され
るまで、ペンディングバッファ９内で発行を待ち、先行
の命令が消去された後、メモリ７へペンディングバッフ
ァ９内で発行を抑止していた命令を発行するように構成
する。
【００６２】従って、このようなペンディングバッファ
９を設けることで、リクエストバッファ８はＦＩＦＯと
いう簡単な構成としたまま、後続の命令でメモリ実行中
バッファ１０やペンディングバッファ９とアドレスが一
致しない命令がリクエストバッファ８の先頭に来た場合
においても、先行のペンディングされた命令を追い越し
て、その後続の命令をメモリ７へ発行することが出来
る。
９を設けることで、リクエストバッファ８はＦＩＦＯと
いう簡単な構成としたまま、後続の命令でメモリ実行中
バッファ１０やペンディングバッファ９とアドレスが一
致しない命令がリクエストバッファ８の先頭に来た場合
においても、先行のペンディングされた命令を追い越し
て、その後続の命令をメモリ７へ発行することが出来
る。
【００６３】これにより、先行の命令が発行不可の状態
でも、後続の命令がその命令を追い越して実行すること
で命令の待ち時間が短縮できることから性能改善という
効果が得られ、また、その効果をリクエストバッファ８
がＦＩＦＯというシンプルな構成のまま得ることが可能
となる。
でも、後続の命令がその命令を追い越して実行すること
で命令の待ち時間が短縮できることから性能改善という
効果が得られ、また、その効果をリクエストバッファ８
がＦＩＦＯというシンプルな構成のまま得ることが可能
となる。
【００６４】
【発明の効果】以上説明したように、一実施形態により
得られる効果は、以下のようなものが挙げられる。
得られる効果は、以下のようなものが挙げられる。
【００６５】先ず第１の効果としては、メモリへの命令
のアクセス性能の改善である。その理由は、先行の命令
がメモリ実行中の命令とアドレスが一致することで発行
抑止となっている時に、後続の異なるアドレスの命令が
先行の発行抑止状態の命令の完了を待たずに、追い越し
てメモリへの発行が出来る。このため、後続命令の待ち
時間を短縮することができ、またメモリ内で命令と命令
との間に間隔が空くことを抑制することができるためで
ある。
のアクセス性能の改善である。その理由は、先行の命令
がメモリ実行中の命令とアドレスが一致することで発行
抑止となっている時に、後続の異なるアドレスの命令が
先行の発行抑止状態の命令の完了を待たずに、追い越し
てメモリへの発行が出来る。このため、後続命令の待ち
時間を短縮することができ、またメモリ内で命令と命令
との間に間隔が空くことを抑制することができるためで
ある。
【００６６】図９に、一実施形態において説明した具体
例において、追い越しが不可能な場合と追い越しが可能
な場合とで、それぞれのアドレス一致によるペンディン
グに関係無い命令（Ｂ０，Ｃ０）がチップセット６から
メモリ７まで発行されるための実行時間を示す。この図
９によると明らかなように、アドレス一致に関係ない命
令はペンディングされた命令に関係なくメモリへ発行さ
れるため、それだけメモリ７内で早く実行を完了するこ
とが可能となる。
例において、追い越しが不可能な場合と追い越しが可能
な場合とで、それぞれのアドレス一致によるペンディン
グに関係無い命令（Ｂ０，Ｃ０）がチップセット６から
メモリ７まで発行されるための実行時間を示す。この図
９によると明らかなように、アドレス一致に関係ない命
令はペンディングされた命令に関係なくメモリへ発行さ
れるため、それだけメモリ７内で早く実行を完了するこ
とが可能となる。
【００６７】また、第２の効果としては、命令の追い越
し制御の論理の簡素化である。その理由は、同一バッフ
ァ内で先行の命令を後続の命令が追い越すこと必要がな
くなるため、リクエストバッファはＦＩＦＯという簡単
な構成で実現することが可能となり、更に、ペンディン
グバッファを別途用意することで、複数のアドレスが一
致した場合のペンディングの制御を容易に構成すること
ができる。また、ペンディングバッファがリクエストバ
ッファと別途構成されるため、ペンディングバッファの
ワード数を任意に決定することができる。
し制御の論理の簡素化である。その理由は、同一バッフ
ァ内で先行の命令を後続の命令が追い越すこと必要がな
くなるため、リクエストバッファはＦＩＦＯという簡単
な構成で実現することが可能となり、更に、ペンディン
グバッファを別途用意することで、複数のアドレスが一
致した場合のペンディングの制御を容易に構成すること
ができる。また、ペンディングバッファがリクエストバ
ッファと別途構成されるため、ペンディングバッファの
ワード数を任意に決定することができる。
【図１】本発明により追い越し制御を行うシステムの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１におけるペンディングバッファ９が格納す
る１ワード内のビット構成を示す構成図である。
る１ワード内のビット構成を示す構成図である。
【図３】図１におけるリクエストバッファ８が格納する
１ワード内のビット構成を示す構成図である。
１ワード内のビット構成を示す構成図である。
【図４】図１におけるメモリ実行中バッファ１０が格納
する１ワード内のビット構成を示す構成図である。
する１ワード内のビット構成を示す構成図である。
【図５】本発明の一実施形態におけるリクエストバッフ
ァ９、ペンディングバッファ９及びメモリ実行中バッフ
ァ１０が格納する命令の状態を示す図である。
ァ９、ペンディングバッファ９及びメモリ実行中バッフ
ァ１０が格納する命令の状態を示す図である。
【図６】本発明の一実施形態におけるリクエストバッフ
ァ９、ペンディングバッファ９及びメモリ実行中バッフ
ァ１０が格納する命令の状態を示す図である。
ァ９、ペンディングバッファ９及びメモリ実行中バッフ
ァ１０が格納する命令の状態を示す図である。
【図７】本発明の一実施形態におけるリクエストバッフ
ァ９、ペンディングバッファ９及びメモリ実行中バッフ
ァ１０が格納する命令の状態を示す図である。
ァ９、ペンディングバッファ９及びメモリ実行中バッフ
ァ１０が格納する命令の状態を示す図である。
【図８】従来技術により追い越し制御を行うシステムの
構成を示すブロック図である。
構成を示すブロック図である。
【図９】本発明と従来技術とで命令が実行されるまでの
時間を示すタイミングチャートである。
時間を示すタイミングチャートである。
１ システム
２〜５ プロセッサ
６ チップセット
７ メモリ
８ リクエストバッファ
９ ペンディングバッファ
１０ メモリ実行中バッファ
１１ システムバス
２１ バリッド
２２ コマンド
２３ アドレス
２４ メモリ実行中ペンディングフラグ
２５ メモリ実行中ペンディングエントリ
２６ 先行ペンディングバッファペンディングフラグ
Claims (7)
- 【請求項１】 １つ以上のワードにより構成され、プロ
セッサからの命令をシステムバスを介して受信し、前記
ワードに格納するリクエストバッファと、 １つ以上のワードにより構成され、前記リクエストバッ
ファから発行しようとした命令が先行命令とアドレスが
一致することにより発行できない場合にペンディングし
ておくペンディングバッファと、 １つ以上のワードにより構成され、メモリへ発行した命
令が該メモリ内で実行中であることを示すメモリ実行中
バッファとを有することを特徴とする命令のペンディン
グによる追い越し回路。 - 【請求項２】 前記ペンディングバッファは、１つのワ
ード内に、 各ワードに関するバリッドと、 前記プロセッサより入力された命令の情報であるコマン
ドと、 前記プロセッサより入力された命令が指定する前記メモ
リ上のアドレスと、 前記リクエストバッファ若しくは前記ペンディングバッ
ファから前記メモリへ命令を発行しようとした命令のア
ドレスが前記メモリ実行中バッファに格納されたアドレ
スと一致することにより点灯するメモリ実行中ペンディ
ングフラグと、 該メモリ実行中バッファペンディングフラグが点灯して
いる前記発行しようとした命令の前記メモリ実行中バッ
ファにおいて登録されたワード番号を保持するメモリ実
行中バッファペンディングエントリとを有し、 前記メモリは、 実行していた命令が完了すると、前記メモリ実行中バッ
ファに対して前記実行していた命令の完了を報告する完
了報告手段を有し、 前記メモリ実行中バッファは、 前記完了報告手段より前記実行していた命令の完了が報
告された場合、前記実行していた命令の登録を消去する
完了命令消去手段と、 該完了命令消去手段により前記実行していた命令の登録
を消去したことを報告する完了命令消去報告手段とを有
し、 前記ペンディングバッファは、 前記完了命令消去報告手段により前記実行していた命令
を消去したことが報告されると、前記メモリ実行中ペン
ディングエントリを参照し、前記実行していた命令とア
ドレスが一致する命令に関する前記メモリ実行中バッフ
ァペンディングフラグをリセットするメモリ実行中バッ
ファペンディングフラグリセット手段と、 該メモリ実行中バッファペンディングフラグリセット手
段により前記メモリ実行中バッファペンディングフラグ
がリセットされた前記アドレスが一致する命令を前記メ
モリに発行するリセット命令発行手段とを有することを
特徴とする請求項１記載の命令のペンディングによる追
い越し回路。 - 【請求項３】 前記ペンディングバッファは、 新たに入力された命令のアドレスが、先行して格納して
いる命令のアドレスと一致した場合に点灯する少なくと
も１つ以上の先行ペンディングバッファペンディングフ
ラグをさらに有し、 前記リセット命令発行手段は、 前記メモリ実行中バッファより前記実行していた命令の
消去が前記ペンディングバッファに通知されると、前記
先行ペンディングバッファペンディングフラグが全てリ
セットされている前記アドレスが一致する命令を発行す
ることを特徴とする請求項１または２記載の命令のペン
ディングによる追い越し回路。 - 【請求項４】 前記先行ペンディングバッファペンディ
ングフラグは、 前記ペンディングバッファのワード数と同じビット数を
有し、 前記先行ペンディングバッファペンディングフラグは、
全ての前記アドレスが一致する命令の前記登録に対して
ビットを点灯させ、 前記ペンディングバッファは、 格納している命令を、前記メモリ実行中ペンディングフ
ラグと前記先行ペンディングバッファペンディングフラ
グ２に格納された全ビットが０にリセットされるまで保
持することを特徴とする請求項３記載の命令のペンディ
ングによる追い越し回路。 - 【請求項５】 前記リクエストバッファは、ＦＩＦＯで
あることを特徴とする請求項１から４のいずれかに記載
の命令のペンディングによる追い越し回路。 - 【請求項６】 前記リクエストバッファは、１つのワー
ド内に、 各ワードに関するバリッドと、 前記プロセッサより入力された命令の情報であるコマン
ドと、 前記プロセッサより入力された命令が指定する前記メモ
リ上のアドレスとを有することを特徴とする請求項１か
ら５のいずれかに記載の命令のペンディングによる追い
越し回路。 - 【請求項７】 前記メモリ実行中バッファは、１つのワ
ード内に、 各ワードに関するバリッドと、 前記プロセッサより入力された命令が指定する前記メモ
リ上のアドレスとを有することを特徴とする請求項１か
ら６のいずれかに記載の命令のペンディングによる追い
越し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33268799A JP3479246B2 (ja) | 1999-11-24 | 1999-11-24 | 命令のペンディングによる追い越し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33268799A JP3479246B2 (ja) | 1999-11-24 | 1999-11-24 | 命令のペンディングによる追い越し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001147808A JP2001147808A (ja) | 2001-05-29 |
| JP3479246B2 true JP3479246B2 (ja) | 2003-12-15 |
Family
ID=18257766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33268799A Expired - Fee Related JP3479246B2 (ja) | 1999-11-24 | 1999-11-24 | 命令のペンディングによる追い越し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3479246B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925213B1 (ko) | 2002-06-07 | 2009-11-06 | 엘지전자 주식회사 | 고밀도 멀티 레이어 광디스크와, 그에 따른 광 파워조절방법 |
| JP4990262B2 (ja) * | 2008-12-26 | 2012-08-01 | 三菱電機株式会社 | バッファ装置 |
-
1999
- 1999-11-24 JP JP33268799A patent/JP3479246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001147808A (ja) | 2001-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8190825B2 (en) | Arithmetic processing apparatus and method of controlling the same | |
| US6493791B1 (en) | Prioritized content addressable memory | |
| JP2000293436A (ja) | パイプラインメモリシステムにおける複数のターゲットへの複数の未解決要求のサポート | |
| US6862670B2 (en) | Tagged address stack and microprocessor using same | |
| JP2001075866A (ja) | 記憶装置を動作する方法および記憶装置 | |
| US6915406B2 (en) | Address translation apparatus, address translation method, and two-layer address translation apparatus | |
| JP3479246B2 (ja) | 命令のペンディングによる追い越し回路 | |
| US5809550A (en) | Method and apparatus for pushing a cacheable memory access operation onto a bus controller queue while determining if the cacheable memory access operation hits a cache | |
| JPH11167557A (ja) | 共有メモリアクセス順序保証方法及びマルチプロセッサシステム | |
| JPH1083349A (ja) | キャッシュ・メモリ・バンク制御装置 | |
| US7788448B2 (en) | Sequencer cache and method for operating the same | |
| US4547848A (en) | Access control processing system in computer system | |
| JPH06214875A (ja) | 記憶制御装置 | |
| JP5168800B2 (ja) | マルチプロセッサシステム | |
| JP2000181891A (ja) | 共有メモリアクセス順序保証方式 | |
| US7389405B2 (en) | Digital signal processor architecture with optimized memory access for code discontinuity | |
| US20020188810A1 (en) | Cache memory control apparaus and processor | |
| JP3039391B2 (ja) | メモリシステム | |
| JP2000181711A (ja) | 命令フェッチのキャンセル方式 | |
| JP3404386B2 (ja) | メモリアクセスレイテンシ増加回避方式 | |
| JPS59112479A (ja) | キヤツシユメモリの高速アクセス方式 | |
| JPH07210463A (ja) | キャッシュメモリシステム及びデータプロセッサ | |
| JPH0232658B2 (ja) | Maruchipurosetsusaseigyohoshiki | |
| JP3161422B2 (ja) | マイクロコンピュータ | |
| JPH01266643A (ja) | キャッシュ制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030902 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3479246 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131003 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |