JPS59123975A - ベクトルデ−タ記憶制御方式 - Google Patents
ベクトルデ−タ記憶制御方式Info
- Publication number
- JPS59123975A JPS59123975A JP23189682A JP23189682A JPS59123975A JP S59123975 A JPS59123975 A JP S59123975A JP 23189682 A JP23189682 A JP 23189682A JP 23189682 A JP23189682 A JP 23189682A JP S59123975 A JPS59123975 A JP S59123975A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- stages
- address
- vector
- identifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ベクトルデータ処理装置における記憶制御方
式に関し、特に主メモリへのベクトルデータアクセス命
令の実行において、連続する複数の命令を順次的にかつ
多重に実行するための記憶制御方式に関する。
式に関し、特に主メモリへのベクトルデータアクセス命
令の実行において、連続する複数の命令を順次的にかつ
多重に実行するための記憶制御方式に関する。
ベクトル計算機は、大量のデータを高速で処理すること
ができる。そのためデータを連続的に供給する必要かあ
＃）、通常は、バッファメモリを用いずに、主メモリと
レジスタあるいは演算器との間で、直接データ転送を行
なう方式が多くとられている。
ができる。そのためデータを連続的に供給する必要かあ
＃）、通常は、バッファメモリを用いずに、主メモリと
レジスタあるいは演算器との間で、直接データ転送を行
なう方式が多くとられている。
その際、主メモリのアクセス時間が問題となり。
たとえば、ベクトルロード命令の場合、第１図の基本タ
イムチャート例に見られるように、アドレスを生成して
から、フェッチしたデータをベクトルレジスタＶＲＩた
はマスクレジスタＭＲヘライトするまでの間に、数十サ
イクル分の時間が必要とされる。
イムチャート例に見られるように、アドレスを生成して
から、フェッチしたデータをベクトルレジスタＶＲＩた
はマスクレジスタＭＲヘライトするまでの間に、数十サ
イクル分の時間が必要とされる。
そのため、ベクトルロード命令を連続して実行させる場
合、従来のようにＶＲへのライト動作が終了してから次
のベクトルロード命令を発信するならば、第２図にＴＤ
で示すように、立上り時に常に数十サイクルの遅れが生
じることになる。したがって、連続する命令を、オーバ
ーラツプさせて実行するならば、処理効率を改善するこ
とが可能である。
合、従来のようにＶＲへのライト動作が終了してから次
のベクトルロード命令を発信するならば、第２図にＴＤ
で示すように、立上り時に常に数十サイクルの遅れが生
じることになる。したがって、連続する命令を、オーバ
ーラツプさせて実行するならば、処理効率を改善するこ
とが可能である。
本発明の目的は、ベクトルアクセス命令を多重に連続実
行させる手段を提供し、効率の改善を図ることにあり、
そのための構成として、ベクトルレジスタと、主メモリ
と、該ベクトルレジスタおよび主メモリの間でデータ転
送を行ガうアクセスパイプラインとをそなえたベクトル
データ処理装置において、上記アクセスパイプラインは
、命令を管理する複数の順次のステージと異なるステー
ジにより起動されて独立に各々のオペレーションを実行
する複数の制御ブロックとを有し、上記複■ 数の順次のステージの一部は、排他的な並列のステージ
を含み、処理待ちの命令を保持するために使用されるこ
とを特徴としている。
行させる手段を提供し、効率の改善を図ることにあり、
そのための構成として、ベクトルレジスタと、主メモリ
と、該ベクトルレジスタおよび主メモリの間でデータ転
送を行ガうアクセスパイプラインとをそなえたベクトル
データ処理装置において、上記アクセスパイプラインは
、命令を管理する複数の順次のステージと異なるステー
ジにより起動されて独立に各々のオペレーションを実行
する複数の制御ブロックとを有し、上記複■ 数の順次のステージの一部は、排他的な並列のステージ
を含み、処理待ちの命令を保持するために使用されるこ
とを特徴としている。
以下に１本発明を実施例にしたがって説明する。
第３図は、ベクトルデータ処理装置における記憶制御部
のデータおよびアドレス系の一般的な構成を示すブロッ
ク図であシ、第４図はその制御系の本発明実施例による
構成を示すブロック図であるＯ 第３図において、１はアクセスパイプライン。
のデータおよびアドレス系の一般的な構成を示すブロッ
ク図であシ、第４図はその制御系の本発明実施例による
構成を示すブロック図であるＯ 第３図において、１はアクセスパイプライン。
２はベクトルレジスタ、３はマスクレジスタ、４は複数
エレメントデータのバウンダリを変換するためのアライ
ン部、５はセグメントデータのための先頭アドレス生成
および論理アドレス／実アドレス変換を行なうアドレス
操作部、６は主メモリ制御部、７はＥＣＣ生成およびチ
ェックあるいはパーシャルストアの際のマージ処理かと
を行なうデータ操作部、８は主メモリに対するアクセス
リクエストｅプライオリティ制御およびパーシャルスト
ア時のタイミング調整のためのアドレスパイプライン等
を含むブロック、９は主メモリである。
エレメントデータのバウンダリを変換するためのアライ
ン部、５はセグメントデータのための先頭アドレス生成
および論理アドレス／実アドレス変換を行なうアドレス
操作部、６は主メモリ制御部、７はＥＣＣ生成およびチ
ェックあるいはパーシャルストアの際のマージ処理かと
を行なうデータ操作部、８は主メモリに対するアクセス
リクエストｅプライオリティ制御およびパーシャルスト
ア時のタイミング調整のためのアドレスパイプライン等
を含むブロック、９は主メモリである。
第４図において、１０乃至１４のブロックは。
供給された命令を逐次的にシフトさせるパイプラインの
ステージであり、１０はＡステージ、１１はＢステージ
、１２はＣＯステージ、１３はＣ１ステージである。ま
た１０ａは供給された順次の命令に識別子を付加するた
めの２ビツトのカウンタである０１４乃至２０のブロッ
クは、制御ブロックであり、１４はアドレス制御ブロッ
ク、１５はレジスタリード制御ブロック、１６は主メモ
リ制御インタフェース、１７はアライン制御ブロック、
１８はアラインバッファライト制御ブロック。
ステージであり、１０はＡステージ、１１はＢステージ
、１２はＣＯステージ、１３はＣ１ステージである。ま
た１０ａは供給された順次の命令に識別子を付加するた
めの２ビツトのカウンタである０１４乃至２０のブロッ
クは、制御ブロックであり、１４はアドレス制御ブロッ
ク、１５はレジスタリード制御ブロック、１６は主メモ
リ制御インタフェース、１７はアライン制御ブロック、
１８はアラインバッファライト制御ブロック。
１９はアラインバッファリード制御ブロック、２０はレ
ジスタライト制御ブロックを示す□次に、第３図および
第４図を参照して実施例の動作を説明する。
ジスタライト制御ブロックを示す□次に、第３図および
第４図を参照して実施例の動作を説明する。
ベクトルロード命令が、命令制御部から発信されると、
命令は、Ａステージ１０に入り、同時にアドレス制御ブ
ロック１４を起動する。アドレス制御ブロック１４は、
アドレス操作部５を制御して、指定されたエレメント数
だけアドレス生成。
命令は、Ａステージ１０に入り、同時にアドレス制御ブ
ロック１４を起動する。アドレス制御ブロック１４は、
アドレス操作部５を制御して、指定されたエレメント数
だけアドレス生成。
アドレス変換、主メ千り制御部６へのリクエストを行な
わせる。命令は、Ａステージ１０からＢステージ１１へ
移り、アライン制御ブロック１７に起動をかけて、Ｃス
テージへ移る。Ｃステージは。
わせる。命令は、Ａステージ１０からＢステージ１１へ
移り、アライン制御ブロック１７に起動をかけて、Ｃス
テージへ移る。Ｃステージは。
ＣＯステージ１２およびＣ１ステージ１３からなシ、命
令に付加されている識別子によりいずれか一方へ入力さ
れる〇 アライン制御プロ゛ツク１７は、主メモリ制御部６から
の、フェッチデータを知らせるデータトランスファウオ
ーニング（ＤＴＷ）信号により、データを揃える制御信
号をアライン部４に送り９次のサイクルで、アラインバ
ッファライト制御ブロック１８に起動をかけ、アライン
の結果をアライン部４内のアラインバッファに入れる。
令に付加されている識別子によりいずれか一方へ入力さ
れる〇 アライン制御プロ゛ツク１７は、主メモリ制御部６から
の、フェッチデータを知らせるデータトランスファウオ
ーニング（ＤＴＷ）信号により、データを揃える制御信
号をアライン部４に送り９次のサイクルで、アラインバ
ッファライト制御ブロック１８に起動をかけ、アライン
の結果をアライン部４内のアラインバッファに入れる。
次のサイクルで、アラインバッファリード制御ブロック
１９に起動をかけ、ベクトルレジスタ２は書き込むタイ
ミングになったら、アラインされた結果をアラインバッ
ファから読み出して、レジメタライト制御ブロック２０
へ知らせる。レジスタライト制御ブロック２０け、Ｃス
テージ１２または１３に保持されているベクトルレジス
タ２のアドレスのところへ書き込む。
１９に起動をかけ、ベクトルレジスタ２は書き込むタイ
ミングになったら、アラインされた結果をアラインバッ
ファから読み出して、レジメタライト制御ブロック２０
へ知らせる。レジスタライト制御ブロック２０け、Ｃス
テージ１２または１３に保持されているベクトルレジス
タ２のアドレスのところへ書き込む。
次の命令発信は、アドレス制御ブロック１４が。
前の命令の最後のアドレス生成を終えていれげ可能であ
り、そのとき、その命令はＢ又はＣステージに移ってい
るので、Ａステージ１０に入れる事ができる。
り、そのとき、その命令はＢ又はＣステージに移ってい
るので、Ａステージ１０に入れる事ができる。
ベクトル長（データサイズ）が小さいベクトルロード命
令においては、最初の命令で、ベクトルレジスタに書き
込み中で、２番目の命令は、アラインが終わってアライ
ンバッファにあり、３番目の命令は、アライン中という
事がある。そのようなベクトル長の小さいベクトルロー
ド命令においても、３命令のパイプライン実行を可能に
するためには２図示のようにＣステージなＣＯとＣ１の
２つ並列に設けるとアライン済みの命令を保持する事が
できる。
令においては、最初の命令で、ベクトルレジスタに書き
込み中で、２番目の命令は、アラインが終わってアライ
ンバッファにあり、３番目の命令は、アライン中という
事がある。そのようなベクトル長の小さいベクトルロー
ド命令においても、３命令のパイプライン実行を可能に
するためには２図示のようにＣステージなＣＯとＣ１の
２つ並列に設けるとアライン済みの命令を保持する事が
できる。
ＣＯＣステージ２とＣ１ステージ１３は、Ａステージ１
０の２ビツトのカウンタ１０ａにより、入力された命令
を順次カウントし、その値を識別子とし、て命令に付加
する。そしてその下位ビットが′０”のときはＣＯＣス
テージ、１”のときはＣ１ステージへ選択的に格納する
。さらに、その識別子を各制御ブロックに送シ、ステー
ジと制御ブロックの同期制御を容易にする事ができる。
０の２ビツトのカウンタ１０ａにより、入力された命令
を順次カウントし、その値を識別子とし、て命令に付加
する。そしてその下位ビットが′０”のときはＣＯＣス
テージ、１”のときはＣ１ステージへ選択的に格納する
。さらに、その識別子を各制御ブロックに送シ、ステー
ジと制御ブロックの同期制御を容易にする事ができる。
また３番目の命令は、ＢステージからＣステージに移る
ときに。
ときに。
予め識別子によりＣＯＣステージはＣ１ステージが空い
ているかどうかをみて移ればよい。なお、上記Ｃステー
ジは、ＣＯとＣ１の２個に限られるものではなく、任意
複数の並列ステージで構成することができる。
ているかどうかをみて移ればよい。なお、上記Ｃステー
ジは、ＣＯとＣ１の２個に限られるものではなく、任意
複数の並列ステージで構成することができる。
以上述べたように９本発明によれば、ベクトルデータの
主メモリアクセスにおいて、アクセスパイプラインを複
数命令により多重に制御することが可能となり、ベクト
ルデータ処理装置の処理速度を向上させることができる
。
主メモリアクセスにおいて、アクセスパイプラインを複
数命令により多重に制御することが可能となり、ベクト
ルデータ処理装置の処理速度を向上させることができる
。
第１図はベクトルロード命令の基本タイムチャート、第
２図はベクトルロード命令を連続実行する場合の従来の
シーケンス図、第３図はベクトルデータ処理装置の記憶
制御部の実施例構成図、第４図は制御系の実施例構成図
である。 図中、１はアクセスパイプライン、２はベクトルレジス
タ、３はマスクレジスタ、４ａＷ数エレメントデータの
バウンダリを変換するためのアライン部、５はセグメン
トデータのための先頭アドレス生成および論理アドレス
／実アドレス変換を行なうアドレス操作部、６は主メモ
リ制御部、７はＦＣＣ生成およびチェックあるいはパー
シャルストアの際のマージ処理などを行なうデータ操作
部、８は主メモリに対するアクセスリクエストのプライ
オリティ制御およびパーシャルストア時のタイミング調
整のためのアドレスパイプライン等を含むブロック、９
は主メモリ、１０はＡステージ、１１はＢステージ、１
２はＣＯＣステージ１３はＣ１ステージ、１０ａは供給
された順次の命令に識別子を付加するための２ビツトの
カウンタ、１４はアドレス制御ブロック、１５はレジス
タリード制御ブロック、１６は主メモリ制御インタフェ
ース、１７はアライン制御ブロック、１８はアラインバ
ッファライト制御ブロック、１９はアラインバッファリ
ード制御ブロック、２０はレジスタライト制御ブロック
を示す。 特許出願人 富士通株式会社 代理人弁理士 長径用 文 廣（外１名）〔マクトルロ
ード命牛〕 才 １ 図
２図はベクトルロード命令を連続実行する場合の従来の
シーケンス図、第３図はベクトルデータ処理装置の記憶
制御部の実施例構成図、第４図は制御系の実施例構成図
である。 図中、１はアクセスパイプライン、２はベクトルレジス
タ、３はマスクレジスタ、４ａＷ数エレメントデータの
バウンダリを変換するためのアライン部、５はセグメン
トデータのための先頭アドレス生成および論理アドレス
／実アドレス変換を行なうアドレス操作部、６は主メモ
リ制御部、７はＦＣＣ生成およびチェックあるいはパー
シャルストアの際のマージ処理などを行なうデータ操作
部、８は主メモリに対するアクセスリクエストのプライ
オリティ制御およびパーシャルストア時のタイミング調
整のためのアドレスパイプライン等を含むブロック、９
は主メモリ、１０はＡステージ、１１はＢステージ、１
２はＣＯＣステージ１３はＣ１ステージ、１０ａは供給
された順次の命令に識別子を付加するための２ビツトの
カウンタ、１４はアドレス制御ブロック、１５はレジス
タリード制御ブロック、１６は主メモリ制御インタフェ
ース、１７はアライン制御ブロック、１８はアラインバ
ッファライト制御ブロック、１９はアラインバッファリ
ード制御ブロック、２０はレジスタライト制御ブロック
を示す。 特許出願人 富士通株式会社 代理人弁理士 長径用 文 廣（外１名）〔マクトルロ
ード命牛〕 才 １ 図
Claims (3)
- （１）ベクトルレジスタと、主メモリと、該ベクトルレ
ジスタおよび主メモリの間でデータ転送を行表うアクセ
スパイプラインとをそなえたベクトルデータ処理装置に
おいて、上記アクセスパイプラインは、命令を管理する
複数の順次のステージと、異方るステージにより起動さ
れて独立に各々のオペレーションを実行する複数の制御
ブロックとを有し、上記複数のＪＦｉ次のステージの一
部は。 排他的な並列のステージを含み、処理待ちの命令を保持
するために使用されることを特徴とするベクトルデータ
記憶制御方式。 - （２）上記第１項において、複数の順次のステージの最
初のステージで命令ごとに識別子を発生し。 該識別子を命令コードとともに順次の各ステージおよび
起動する制御ブロックへ送り、核識別子により定寸る排
他的な並列のステージの一つに保持されるようにするこ
とを特徴とするベクトルデータ記憶制御方式。 - （３）前記第１項および第２項において、複数の順次の
ステージの最初のステージで識別子を発生し、該識別子
を順次のステージおよび起動する制御ブロックへ送シ、
該識別子をｍいてステージおよび制御ブロックを管理す
ることを特徴とするベクトルデータ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23189682A JPS59123975A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23189682A JPS59123975A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123975A true JPS59123975A (ja) | 1984-07-17 |
| JPS6343782B2 JPS6343782B2 (ja) | 1988-09-01 |
Family
ID=16930730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23189682A Granted JPS59123975A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU688431B2 (en) * | 1994-01-29 | 1998-03-12 | Hoechst Aktiengesellschaft | Piezoelectric gas sensor |
-
1982
- 1982-12-29 JP JP23189682A patent/JPS59123975A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU688431B2 (en) * | 1994-01-29 | 1998-03-12 | Hoechst Aktiengesellschaft | Piezoelectric gas sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343782B2 (ja) | 1988-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6028015B2 (ja) | 情報処理装置 | |
| JPS58149541A (ja) | デ−タ処理装置 | |
| US3480917A (en) | Arrangement for transferring between program sequences in a data processor | |
| JPS59123975A (ja) | ベクトルデ−タ記憶制御方式 | |
| JPS6343783B2 (ja) | ||
| JPH04120652A (ja) | 並列処理装置 | |
| JPH10116191A (ja) | 圧縮命令用バッファを備えたプロセッサ | |
| JPH0233175B2 (ja) | ||
| JP2895892B2 (ja) | データ処理装置 | |
| JPS5822452A (ja) | 命令先取り制御方式 | |
| JPS6341106B2 (ja) | ||
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPH0346033A (ja) | ジヨブ間データ転送制御方法 | |
| JPH02228743A (ja) | 記憶装置間データ転送方式 | |
| JPS59212957A (ja) | マイクロプログラム制御装置 | |
| JPS5896346A (ja) | 階層型演算方式 | |
| JPS6120907B2 (ja) | ||
| JPS60205647A (ja) | デ−タ処理装置 | |
| JPH03218524A (ja) | 命令処理装置 | |
| JPS6142076A (ja) | ベクトルマスク情報制御装置 | |
| JPS6146545A (ja) | 入出力命令制御方法 | |
| JPH0342721A (ja) | 情報処理装置 | |
| JPS62164135A (ja) | デ−タ処理装置 | |
| JPS63311567A (ja) | アクセス制御方式 | |
| JPS5852751A (ja) | 実行命令順序制御方式 |