JP2527038B2 - 拡張記憶転送制御方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、拡張記憶装置とのデータ転送制御方式に関
する。

［従来の技術］ スーパーコンピュータは、汎用計算機と比べ、桁違い
に高速な演算処理能力を持っており、科学・技術の領域
で色々の研究や技術開発のため、自然現象を表現する種
々の方程式を、たくさんのデータを使って高速に解くこ
とが可能である。

例えば、自動車メーカーにおける車体の衝突実験をス
ーパーコンピュータを使ってシミュレーションすること
ができれば、実験に使われる車を削減できる。また、航
空機メーカーでは、従来風洞を使って実験していた翼の
まわりにできる空気の渦の解析に、スーパーコンピュー
タが使われている。

このような大規模科学技術計算を実施するスーパーコ
ンピュータでは、対象とする問題の規模も大きくなり、
必要とするデータは巨大なものになる。

従って、多くのデータは、磁気ディスク装置などの二
次記憶装置におくことになり、必要に応じて、磁気ディ
スク装置と主記憶装置との間でデータを入出力しながら
計算を進めることになる。従って、二次記憶装置と主記
憶装置との間の入出力時間が、プログラム全体の性能に
大きく影響することになる。スーパーコンピュータでは
入出力高速化のために拡張記憶装置を設けている。

従来、この種のスーパーコンピュータは、システム制
御装置と、それに接続される入出力プロセッサと、制御
プロセッサと、高速演算プロセッサと、第１の主記憶装
置と、第２の主記憶装置と、拡張記憶装置とから構成さ
れている。

制御プロセッサは、スーパーバイザー機能をもち、入
出力の制御、ユーザープログラムのコンパイル、リンク
を実現している。第１の主制御装置には、制御プロセッ
サを制御する制御プログラムが格納されている。

第２の主記憶装置には、ユーザープログラムのロード
モジュールやデータが格納され、高速演算プロセッサ
は、ユーザープログラムを実行している。

入出力プロセッサは、磁気ディスク装置などの周辺装
置と第１の主記憶装置とのデータ転送を制御している。

入出力プロセッサ、制御プロセッサ及び高速演算プロ
セッサは各々独立に動作可能で、システムのスループッ
トを高めている。

拡張記憶装置と第２の主記憶装置とのデータ転送は、
高速演算プロセッサ上の命令で制御されている。

拡張記憶装置と第１の主記憶装置とのデータ転送は制
御プロセッサ又は入出力プロセッサから、前記データ転
送を制御するデータ転送制御手段に対して制御情報など
を送り、起動することにより実現されている。

このような情報処理装置では、ユーザーのさまざまな
コストパフォーマンスに対する要求を満足させるため、
種々のサブモデルが準備されている。

すなわち、制御プロセッサや入出力プロセッサとして
汎用の大型クラスから中型クラスのプロセッサを、ハー
ドウェア及びオペレーティングシステムを含め流用設計
することにより、システム全体の原価、性能に対するさ
まざまな要求をもつ各々ユーザに最適なシステムを提供
している。

一方、このような汎用システムにおいても、拡張記憶
装置が使われるようになっているが、スーパーコンピュ
ータシステムにおいて用いられる拡張記憶装置と比べる
と、性能、容量などは、はるかに小さいものである。用
途も汎用システムにおいて用いられる拡張記憶装置とし
ては、 （１）データベースアクセスの高速化のため、拡張バッ
ファを拡張してヒット率の向上による入出力を削減する
ことを目的として、主記憶装置の容量には限界があるた
め、拡張記憶装置を利用してみかけ上のバッファ容量を
大きくする。

（２）システム性能を向上するため、拡張記憶装置をペ
ージングバッキングストア、スワッピングバッキングス
トアなどとして利用する などがあげられる。

一方、スーパーコンピュータにおける拡張記憶装置の
用途としては、 （１）高速演算プロセッサ上で実行される第２の主記憶
装置上に格納されているロードモジュールをTSS（時分
割システム）から利用可能とするため、ディスク装置と
第２の主記憶装置との間のキャッシュメモリとして利用
する。

このケースでは、例えば、ディスク装置から第１の主
記憶装置のバッファに一度データを移送し、制御プロセ
ッサ上の命令で第１の主記憶装置から拡張記憶装置へデ
ータ転送することにより、高速演算プロセッサの介入な
しにデータを転送する。

このように、制御プロセッサのオペレーティングシス
テムからみると、拡張記憶装置としては、汎用システム
用のものとスーパーコンピュータ用のものが、ハードウ
ェアとして各々別々のものが実装されることになる。

［発明が解決しようとする課題］ 上述した従来の情報処理装置では、拡張記憶装置との
データ転送終了報告及び異常報告は、制御プロセッサに
対して特別の通信ラインを設けて行なわれている。ま
た、拡張記憶装置と第２の主記憶装置とのデータ転送を
制御するデータ転送制御手段に対する起動は、制御プロ
セッサからの特別な起動のためのラインを設けて行なわ
れている。このため、制御プロセッサを汎用プロセッサ
によって実現するためには、汎用プロセッサに設計変更
を施さなければならず、その分、コスト高となり、シス
テムとしてコストパフォーマンスの低下を招くという欠
点がある。

また、上述した従来の情報処理装置では、オペレーテ
ィングシステムとしては （１）汎用システム用の第１の拡張記憶装置と第１の主
記憶装置間 （２）スーパーコンピュータ用の第２の拡張記憶装置と
第１の主記憶装置間 の同じようなデータ転送機能をそれぞれの拡張記憶装置
のために別々に開発しなければならず、オペレーティン
グシステムの開発効率が悪いという欠点がある。

［課題を解決するための手段］ 本発明の第１の態様による拡張記憶転送制御方式は、
システム制御装置と、該システム制御装置に接続される
少なくとも１つの制御プロセッサと入出力プロセッサと
を含む第１のプロセッサ群と、前記システム制御装置に
接続される少なくとも１つの高速演算プロセッサを含む
第２のプロセッサ群と、前記制御プロセッサを制御する
制御プログラムが格納される第１の主記憶装置と、前記
高速演算プロセッサで実行されるユーザプログラムのロ
ードモジュールやデータが格納される第２の主記憶装置
と、入出力高速化のための拡張記憶装置とを有する情報
処理装置において、前記第１及び前記第２のプロセッサ
群の間のプロセッサ間通信を制御するプロセッサ間通信
制御手段と、前記第１のプロセッサ群により起動される
前記第１の主記憶装置と前記拡張記憶装置とのデータ転
送を制御するデータ転送制御手段とを備え、前記第１の
主記憶装置と前記拡張記憶装置とのデータ転送の終了報
告を前記プロセッサ間通信制御手段を用いて制御するこ
とを特徴とする。

本発明の第２の態様による拡張記憶転送制御方式は、
システム制御装置と、該システム制御装置に接続される
少なくとも１つの制御プロセッサと入出力プロセッサと
を含む第１のプロセッサ群と、前記システム制御装置に
接続される少なくとも１つの高速演算プロセッサを含む
第２のプロセッサ群と、前記制御プロセッサを制御する
制御プログラムが格納される第１の主記憶装置と、前記
高速演算プロセッサで実行されるユーザプログラムのロ
ードモジュールやデータが格納される第２の主記憶装置
と、入出力高速化のための拡張記憶装置とを有する情報
処理装置において、前記第１のプロセッサ群のプロセッ
サから前記第２の主記憶装置へのアクセスを制御する主
記憶アクセス手段と、前記第１のプロセッサ群により起
動される前記第１の主記憶装置と前記拡張記憶装置との
データ転送を制御するデータ転送制御手段とを備え、前
記第１のプロセッサ群から前記データ転送制御手段に対
するデータ転送起動のためのコマンド、前記拡張記憶装
置のアドレス、及び前記第１の主記憶装置のアドレス転
送データ量などを含む制御情報及び起動指示情報などを
前記主記憶アクセス制御手段を用いて制御することを特
徴とする。

本発明の第３の態様による拡張記憶転送制御方式は、
システム制御装置と、該システム制御装置に接続される
少なくとも１つの制御プロセッサと入出力プロセッサと
を含む第１のプロセッサ群と、前記システム制御装置に
接続される少なくとも１つの高速演算プロセッサを含む
第２のプロセッサ群と、前記制御プロセッサを制御する
制御プログラムが格納される主記憶装置と、汎用システ
ム用の第１の拡張記憶装置と、スーパーコンピュータ用
の第２の拡張記憶装置とを有する情報処理装置におい
て、前記制御プロセッサの制御により実行される前記第
１の拡張記憶装置と前記主記憶装置とのデータ転送を制
御する第１のデータ転送制御手段と、前記制御プロセッ
サの制御により実行される前記第２の拡張記憶装置と前
記主記憶装置とのデータ転送を制御する第２のデータ転
送制御手段と、前記第１及び前記第２のデータ転送制御
手段のどちらを用いてデータ転送を制御するのかを指示
する指示手段とを備え、前記指示手段の指示に従って、
前記制御プロセッサのオペレーティングシステム上は、
同一の制御プロセッサ命令により前記主記憶装置と前記
第１及び前記第２の拡張記憶装置とのデータ転送を制御
することを特徴とする。

［実施例］ 次に本発明について図面を参照して説明する。

第１図を参照すると、本発明の第１の実施例による拡
張記憶転送制御方式が適用される情報処理装置は、シス
テム制御装置１と、それに接続されるシステムの入出力
を制御する入出力プロセッサ２と、プログラムのコンパ
イル及びリンク、及びスーパーバイザー機能を有する制
御プロセッサ３と、ベクトル計算主体のユーザープログ
ラムを超高速に実行する高速演算プロセッサ４と、制御
プロセッサ３用のメモリで、オペレーティングシステム
機能の大部分が動作する制御用主記憶装置５と、ベクト
ル計算主体のユーザープログラムのベクトルデータや高
速演算プロセッサ４で実行されるユーザープログラムを
格納した高速演算プロセッサ４用の大容量高速の演算用
主記憶装置６と、拡張記憶装置７とを有する。

システム制御装置１は、制御プロセッサ３や入出力プ
ロセッサ２などを含む第１のプロセッサ群に含まれるプ
ロセッサからの、拡張記憶装置７と演算用記憶装置６と
のデータ転送要求及び高速演算プロセッサ４上で実行さ
れるユーザープログラムのモニターコール要求に従い、
高速演算プロセッサ４上の命令により拡張記憶装置７と
演算用主記憶装置６とのデータ転送を制御すると共に、
第１のプロセッサ群に含まれるプロセッサから出される
拡張記憶装置７と制御用主記憶装置５とのデータ転送要
求に従い拡張記憶装置７と制御用主記憶装置５とのデー
タ転送を制御する拡張記憶データ転送制御装置９と、第
１及び第２のプロセッサ群の間のプロセッサ間通信を制
御すると共に、拡張記憶データ転送制御装置９からの終
了報告や障害報告の通知を制御するプロセッサ間通信制
御装置10とを含む。

制御プロセッサ３は、拡張記憶装置７を仮想ディスク
装置とみせかけるディスクアドレス指定手段20と、拡張
記憶装置７を連続メモリ空間とみせかけるメモリアドレ
ス指定手段21と、メモリアドレス指定手段21により指定
されるメモリアドレスを拡張記憶装置７の物理アドレス
に変更するメモリアドレス変換手段25とを有する。

高速演算プロセッサ４は、ディスクアドレス指定手段
20により指示される仮想ディスクアドレスを拡張記憶装
置７の物理アドレスに変換するディスクアドレス変換手
段23と、メモリアドレス指定手段21により指定されるメ
モリアドレスを拡張記憶装置７の物理アドレスに変更す
るメモリアドレス変換手段24と、拡張記憶装置７を仮想
ディスク装置としてみせかけるか連続メモリ空間として
みせかけるかを判定する種別判定手段22とを有する。

制御用データ転送制御装置11、制御用主記憶装置５、
制御プロセッサ３、及び入出力プロセッサ２からなるシ
ステムは、汎用の大型又は中型のコンピュータシステム
がそのまま流用されている。

制御プロセッサ３は、ジョブの入力や出力編集処理、
ファイル処理、入出力プロセッサ２などのリソース管
理、ジョブのスケジューリングやユーザープログラムの
コンパイラ、リンクなどのスーパーバイザー機能を有す
る。

高速演算プロセッサ４は、ユーザープログラムのベク
トル命令やスカラー命令を高速に実行できる機能をも
ち、特にベクトル計算を高速に実行するための多重並列
パイプライン方式を採用している。演算パイプラインに
連続的にデータを供給するため、高速演算プロセッサ４
と演算用主記憶装置６との間のスループットが高くなる
ように、演算用データ転送制御装置８により制御されて
いる。

拡張記憶装置７と演算用主記憶装置６との間のデータ
転送は、高速演算プロセッサ４上の命令で制御されるた
め、拡張記憶装置７と演算用主記憶装置６との間で転送
を実行している間は、高速演算プロセッサ４上で実行さ
れているユーザープログラムのベクトル命令やスカラー
命令の高速実行処理は中断されてしまう。

次に第２図を用いて、拡張記憶装置７と演算用主記憶
装置６とのデータ転送について説明する。

制御プロセッサ３により拡張記憶装置７と演算用主記
憶装置６と転送命令が実行されると、演算用主記憶装置
６上に、第３図に示されるようなチャネルプログラムCP
が作成される。

この時、オペレーティングシステムが扱おうとしてい
る拡張記憶装置７のアドレスの形式に応じて、ディスク
アドレス指定手段20もしくは、メモリアドレス指定手段
21により、チャネルプログラムCP上にアドレス種別及び
拡張記憶アドレスが格納される。

この他、チャネルプログラムCP上には、演算用主記憶
アドレスや転送長などの制御情報も含まれる。

この転送命令は、制御プロセッサ３上は、非同期命令
として実行され、例えば、あるプロセス中に転送命令が
ｎ個含まれているとすると、第３図のように、各々の命
令に対応したチャネルプログラムがｎ個（CP1,…,CPn）
作成される。制御プロセッサ３は、全チャネルプログラ
ム作成後、高速演算プロセッサ４に対してプロセッサ間
通信を行なう。

プロセッサ間通信をうけた高速演算プロセッサ４は、
演算用主記憶装置６上に制御プロセッサ３により作成さ
れたチャネルプログラム情報を読み出す。その後、種別
判定手段22により、拡張記憶装置７を仮想ディスク装置
とみせかけるか連続メモリ空間としてみせかけるかを判
定して、その結果に応じてディスクアドレス変換手段23
もしくはメモリアドレス変換手段24を用いてチャネルプ
ログラム上の拡張記憶アドレスを、物理アドレスに変換
する。

次に、高速演算プロセッサ４は、拡張記憶データ転送
命令を実行し、拡張記憶データ転送制御装置９に対し
て、コマンドの種別、拡張記憶装置７の変換後の物理ア
ドレス、演算用主記憶装置６の先頭アドレスなどの制御
情報を送出し、演算用主記憶装置６と拡張記憶装置７と
のデータ転送を起動する。

拡張記憶データ転送制御装置９は、演算用主記憶装置
６からデータを順次読みとり、拡張記憶装置７へ転送す
る。

データ転送が終了すると、その旨が高速演算プロセッ
サ４に対して拡張記憶データ転送制御装置９から割り込
みにより報告される。

データ転送の終了報告を受けた高速演算プロセッサ４
は、ステータスをリードして、データ転送の正常／異常
を判定し、制御プロセッサ３にプロセッサ間通信で報告
する。

一般的に、システム構成上、ハードウェア量／性能に
応じ、メモリアドレス変換手段、ディスクアドレス変換
手段、及び種別判定手段をシステム制御装置１内に設置
してもよい。

次に、第４図を用いて、拡張記憶装置７と制御用主記
憶装置５とのデータ転送について説明する。

本発明において、拡張記憶装置７と制御用主記憶装置
５とのデータ転送は、連続メモリアドレスによるアドレ
ス形式のみオペレーティングシステムにより取扱われ
る。

従って、本命令実施時、制御プロセッサ３は、メモリ
アドレス変換手段25を用いて、まず、指定された拡張記
憶装置７のアドレスを物理アドレスに変換する。

次に、制御プロセッサ３は、拡張記憶データ転送制御
装置９に対して、制御用主記憶装置５の先頭アドレス、
拡張記憶装置７の先頭アドレス、コマンド、データ転送
量などを送出し、データ転送を起動する。

データ転送が終了すると、その旨が制御プロセッサ３
に対して、拡張記憶データ転送制御装置９からプロセッ
サ間通信制御装置10を介して制御プロセッサ３に対して
プロセッサ間通信によってデータ転送の終了が報告さ
れ、制御プロセッサ３は、ステータスをリードして、デ
ータ転送の正常／異常を判定する。

第５図は、拡張記憶装置７と制御用主記憶装置５との
データ転送終了を示すプロセッサ間通信用のデータの例
を示すフォーマットである。

送信先には、拡張記憶装置７と制御用主記憶装置５と
のデータ転送を起動した制御プロセッサ番号が格納され
る。送信元には、拡張記憶データ転送装置を示す番号が
格納される。リクエストコードには、拡張記憶データ転
送終了を示すコードを格納する。データ部は、リクエス
トコードにより定まり、本例では拡張記憶データ転送終
了が正常終了を示すか異常終了を示すかの結果が格納さ
れる。

第６図は第１図に示されたプロセッサ間通信制御装置
10の一部と拡張記憶データ転送制御装置９の一部を示す
ブロック図である。

高速演算プロセッサ群から制御プロセッサ若しくは入
出力プロセッサ群へのプロセッサ間通信は、演算用デー
タ転送制御装置８からプロセッサ間通信制御装置10へ、
第５図に示すプロセッサ間通信データの同じフォーマッ
トで、データライン42とリクエストライン43により送ら
れてくる。

一方、拡張記憶データ転送制御装置９では、制御プロ
セッサ３により機能された制御用主記憶装置５とのデー
タ転送終了時、制御回路32によって記憶されているデー
タ転送を起動した制御プロセッサの番号と、制御回路32
の指示によりセレクタ31に対して制御ライン46を用いて
選択されるデーウータ転送の異常／正常を示すデータ
と、送信元プロセッサ番号を示す“F"と、リクエストコ
ードを示す“FF"がプロセッサ間通信データレジスタ35
に格納され、プロセッサ間通信リクエスト42により、プ
ロセッサ間通信制御装置10へ送出される。

プロセッサ間通信制御装置10は、競合時は、優先順位
判定回路38により優先順位を判定し、セレクタ37で選択
した該当するデータを用いて、制御用データ転送制御装
置11に送出する。

制御用データ転送制御装置11は、送られてきたプロセ
ッサ間通信リクエストとデータを、接続される全ての制
御プロセッサ及び入出力プロセッサに送出する。

第７図は、制御プロセッサ番号が“0"の制御プロセッ
サのプロセッサ通信受付回路を示すブロック図である。

制御用データ転送制御装置11から送られてきたプロセ
ッサ間通信リクエスト60及びデータ61を用いて、先ず、
比較回路51を用いて送信先が自プロセッサが否かの判定
が行われる。

比較回路51による比較結果により、送信先が自プロセ
ッサであれば、ゲート回路52によりプロセッサ間通信リ
クエスト60は有効になり、リクエストとデータが各々プ
ロセッサ間通信リクエストレジスタ53及びプロセッサ間
通信データレジスタ54に格納される。

リクエストコードは、デコーダ55によりデコードさ
れ、通信要因レジスタ56に該当のビットがセットされ
る。と同時に、制御プロセッサ制御回路57に制御線66に
よりプロセッサ間通信が報告され、プロセッサ間通信の
要因及びデータが、信号線67、68を用いて、制御プロセ
ッサ制御回路57で読み取られる。

第８図を参照すると、本発明の第２の実施例による拡
張記憶転送制御方式が適用される情報処理装置は、プロ
セッサ間通信制御装置10の代わりに演算用主記憶アクセ
ス制御装置10aが用いられ、制御用主記憶アクセス制御
装置13が付加されている点を除いて、第１図に示された
ものと同様の構成を有する。

演算用主記憶アクセス制御装置10aは、制御プロセッ
サ３や入出力プロセッサ２などの第１のプロセッサ群の
プロセッサから演算用主記憶装置６へアクセスする制御
を行うと共に、第１のプロセッサ群から拡張記憶データ
転送制御装置９へ出されるデーテ転送を制御する。

制御用主記憶アクセス制御装置13は、拡張記憶データ
転送制御装置９から制御用主記憶装置５へのアクセスを
制御する。

第２の実施例において、拡張記憶装置７と制御用主記
憶装置５とのデータ転送については、第４図中の（プロ
セッサ間通信）が無いことを除いて、第１の実施例と同
様である。

第９図は第２の実施例の動作を詳細に説明するための
フローチャートである。

まず、制御プロセッサ３は、高速演算プロセッサ４か
らの拡張記憶装置７と演算用主記憶装置６との転送とぶ
つからないように、ロックを取得する。このロックは、
制御プロセッサ群からも、高速演算プロセッサからもア
クセス可能な、例えば、演算用データ転送装置内のレジ
スタに、定義されている。ロック取得により、アクセス
許可がおりると、制御プロセッサ３は、命令の拡張記憶
装置７及び制御用主記憶装置５のアドレスを論理アドレ
スから物理アドレスに変換する。

その後、演算用主記憶アクセス装置10aに対するリク
エストパスを用いて、該アドレスや、転送長及びリクエ
ストコマンドなどの制御情報を拡張記憶データ転送制御
装置９に設定し、起動する。演算用主記憶アクセス装置
10aに対するリクエストパスは、リクエストコード、リ
クエストアドレス、リクエストデータから構成される。

第10図にリクエストコードの例を示す。本例では、
“F0"が拡張記憶データ転送制御装置アクセスを示す。

第11図にリクエストアドレスを示す。ここには、リク
エストコードが“F0"の時、8B境界の制御用主記憶装置
アドレスが格納されている。

第12図にリクエストデータを示す。ここには、リクエ
ストコードが“F0"の時サブコード、転送長、拡張記憶
装置アドレス、ステータスアドレスなどが、第12図の例
に示すように、格納されている。

リクエストデータのビット０からビット３はサブコー
ドで、拡張記憶装置７との動作指定コマンド、すなわ
ち、拡張記憶装置７からのライトリード及びステータス
ライト／リードを示す。

又、リクエストデータのビット16からビット31は、各
動作指定時のデータ転送長を示し、ライト／リード動作
時は1KB境界単位で、ステータスリード／ステータスラ
イト時はバイト境界で指定する。

リクエストデータのビット32からはビット63は、ライ
ト／リード動作のケースは、1KB境界の拡張記憶装置の
アドレスを示し、ステータスリード、ステータスライト
動作時は、8B境界のステータスアドレスを示す。

第15図は、第８図中の演算用主記憶アクセス制御装置
10a及び拡張記憶データ転送制御装置９の部分的なブロ
ック図である。

制御プロセッサ３から制御用データ転送制御装置９を
介して演算用主記憶アクセス制御装置10aへ送出された
リクエスト、リクエストコード、リクエストアドレス、
及びリクエストデータは、各々、リクエストレジスタ7
1、リクエストコードレジスタ72、リクエストアドレス
リジスタ73、及びリクエストデータレジスタ74に格納さ
れる。比較器75により、リクエストコードの内容が“F
0"と比較され、拡張記憶データ転送制御装置アクセスを
示しているか否かがチェックされ、一致すれば、ゲート
回路76と78の制御により、拡張記憶データ転送制御装置
９に、リクエスト、リクエストアドレス、及びリクエス
トデータが送出され、各々、リクエストレジスタ81、リ
クエストアドレスレジスタ83、及びリクエストデータレ
ジスタ84に格納され、データ転送制御回路85に送出され
る。

データ転送制御回路85は、大容量のバッファをもち、
拡張記憶装置７と、演算用データ転送制御装置８をして
演算用主記憶装置６とのデータ転送を制御し、かつ、制
御用主記憶アクセス制御装置13を介して制御用データ転
送制御装置11から制御用主記憶装置５とバッファとのデ
ータ転送を制御することがてきる。

次に、データ転送制御回路85の動作について、動作指
定がライトのケースを例に説明する。

まず、データ転送制御回路85は、リクエストアドレス
によって指定された8B境界の制御用主記憶装置アドレス
に従って、リクエストデータにより示される転送長だけ
のデータを、制御用主記憶装置５に対して、制御用主記
憶アクセス制御装置13及び制御用データ転送制御装置11
を介してリード要求を行い、順次、大容量バッファに取
り込む。

次に、大容量バッファに取り込んだデータを、リクエ
クトデータにより示される1KB境界の拡張記憶装置アド
レスと転送長に従い、拡張記憶装置７に対してライトす
る。

第14図を参照すると、本発明の第３の実施例による拡
張記憶転送制御方式が適用される情報処理装置は、プロ
セッサ間通信制御装置10がなく、拡張記憶装置14と拡張
記憶転送指示手段26が付加されている点を除いて、第１
図に示されたものと同様の構成を有する。

拡張記憶装置７はスーパーコンピュータ用の拡張記憶
装置であり、拡張記憶装置14は汎用システム用の拡張記
憶装置である。

拡張記憶データ転送制御装置９は、第１のプロセッサ
群に含まれるプロセッサから出される拡張記憶装置７と
制御用主記憶装置５との第１のデータ転送要求に従いデ
ータ転送を制御する。

制御用データ転送制御装置11は、第１のプロセッサ群
に含まれるプロセッサから出される拡張記憶装置14と制
御用主記憶装置５との第２のデータ転送要求に従いデー
タ転送を制御する。

制御プロセッサ３に含まれる拡張記憶転送指示手段26
は、上記第１のデータ転送と上記第２のデータ転送のど
ちらを制御するかを指示する。

また、制御用データ転送制御装置11、制御用主記憶装
置５、制御プロセッサ３、入出力プロセッサ２、及び拡
張記憶装置14は、汎用の大型又は中型のコンピュータシ
ステムのものを示している。

次に、第15図を参照して、拡張記憶装置７と制御用主
記憶装置５とのデータ転送について説明する。

制御プロセッサ３は、メモリアドレス変換手段25を用
いて、まず、指定された拡張記憶装置７のアドレスを物
理アドレスに変換する。

次に、制御プロセッサ３は、拡張記憶転送指示手段26
の指示に従って、その指示がスーパーコンピュータを示
しているならば、拡張記憶データ転送制御装置９に対し
て、制御用主記憶装置５の先頭アドレス、拡張記憶装置
７の先頭アドレス、コマンド、データ転送量などを送出
し、データ転送を起動する。

データ転送が終了すると、制御プロセッサ３に対し
て、その旨が拡張記憶データ転送制御装置９から報告さ
れ、制御プロセッサ３は、ステータスをリードしてデー
タ転送の正常／異常を判定する。

拡張記憶転送指示手段26の内容は、スーパーコンピュ
ータシステムか汎用コンピュータシステムかによって決
まり、スーパーコンピュータ用と汎用コンピュータ用の
拡張記憶装置がシステムに混在することはない。

制御プロセッサ３上のオペレーティングシステムで実
行される命令仕様の例を第16図に、命令コードの例を第
17図に示す。又、第17図で示されるオペランドアドレス
で指示される内容の例を第18図に示す。

命令が実施されると、制御プロセッサ３上のマイクロ
プログラムの制御により、拡張記憶転送指示手段26の内
容が読まれ、各々の拡張記憶装置に対応した制御により
命令が実行される。

［発明の効果］ 以上説明したように、本発明の第１の態様によれば、
汎用プロセッサを制御プロセッサとして流用する場合、
汎用プロセッサに設計変更を施す必要がなく、システム
としてのコストパフォーマンスを向上できるという効果
がある。すなわち、制御プロセッサにより起動されるス
ーパーコンピュータ用拡張記憶装置と制御用主記憶装置
のデータ転送の終了報告を高速演算プロセッサから制御
プロセッサへのプロセッサ間通信のパスを用いて実現す
ることにより、汎用プロセッサを改造する必要がなく、
コストパフォーマンスのよいシステムを設計できる。

又、本発明の第２の態様によれば、汎用プロセッサを
制御プロセッサとして流用する場合、制御プロセッサに
より起動されるスーパーコンピュータ用拡張記憶装置と
制御用主記憶装置とのデータ転送において、起動手段と
して、制御プロセッサから演算用主記憶装置に対するメ
モリリクエスト、リクエストアドレス、リクエストデー
タを用いて、実現するように構成することにより、汎用
プロセッサに設計変更を施すことなく、システム全体の
コストパフォーマンスを向上することができるという効
果がある。

更に、本発明の第３の態様によれば、制御プロセッサ
上のオペレーティングシステムからみて、（１）汎用シ
ステム用の第１の拡張記憶装置と第１の主記憶装置間、
（２）スーパーコンピュータ用の第２の拡張記憶装置と
第１の主記憶装置間、のデータ転送制御機能を同一の制
御プロセッサ命令により実現できるよう、各々のデータ
転送制御手段に対し、どちらを用いてデータ転送を制御
するのかを指示する指示手段を設け、制御プロセッサの
マイクロプログラムの判定により、各々制御手段を変更
することにより、オペレーティングシステムの開発効率
を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例による拡張記憶転送制御
方式が適用される情報処理装置の構成を示すブロック
図、第２図は本発明の第１の実施例による拡張記憶装置
と演算用主記憶装置とのデータ転送時の動作を説明する
ためのタイムチャート、第３図は演算用主記憶装置上に
作成されるチャネルプログラムの一例を示す図、第４図
は本発明の第１の実施例による拡張記憶装置と制御用主
記憶装置とのデータ転送時の動作を説明するためのタイ
ムチャート、第５図は拡張記憶装置と制御用主記憶装置
とのデータ転送終了を示すプロセッサ間通信用のデータ
の例を示す図、第６図は第１図のプロセッサ間通信制御
装置の一部と拡張記憶データ転送制御装置の一部を示す
ブロック図、第７図は第１図中の制御プロセッサのプロ
セッサ通信受付回路を示すブロック図、第８図は本発明
の第２の実施例による拡張記憶転送制御方式が適用され
る情報処理装置の構成を示すブロック図、第９図は本発
明の第２の実施例の動作を詳細に説明するためのフロー
チャート、第10図は本発明の第２の実施例で使用される
リクエストコードの例を示す図、第11図は本発明の第２
の実施例で使用されるリクエストアドレスの例を示す
図、第12図は本発明の第２の実施例で使用されるリクエ
ストデータの例を示す図、第13図は第８図の演算用主記
憶アクセス制御装置及び拡張記憶データ転送制御装置の
部分を示すブロック図、第14図は本発明の第３の実施例
による拡張記憶転送制御方式が適用される情報処理装置
の構成を示すブロック図、第15図は本発明の第３の実施
例による拡張記憶装置と制御用主記憶装置とのデータ転
送時の動作を説明するためのタイムチャート、第16図は
本発明の第３の実施例で使用される命令の仕様の例を示
す図、第17図は本発明の第３の実施例で使用される命令
コードの例を示す図、第18図は第17図中の命令コードで
示されるオペランドの内容を示す図である。 １……システム制御装置、２……入出力プロセッサ、３
……制御プロセッサ、４……高速演算プロセッサ、５…
…制御用主記憶装置、６……演算用主記憶装置、７……
拡張記憶装置、８……演算用データ転送制御装置、９…
…拡張記憶データ転送制御装置、10……プロセッサ間通
信制御装置、10a……演算用主記憶アクセス制御装置、1
1……制御用データ転送制御装置、12……ディスク装
置、13……制御用主記憶アクセス制御装置、14……拡張
記憶装置、20……ディスクアドレス指定手段、21……メ
モリアドレス指定手段、22……種別判定手段、23……デ
ィスクアドレス変換手段、23,25……メモリアドレス変
換手段、26……拡張記憶転送指示手段。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】システム制御装置と、該システム制御装置
   に接続される少なくとも１つの制御プロセッサと入出力
   プロセッサとを含む第１のプロセッサ群と、前記システ
   ム制御装置に接続される少なくとも１つの高速演算プロ
   セッサを含む第２のプロセッサ群と、前記制御プロセッ
   サを制御する制御プログラムが格納される第１の主記憶
   装置と、前記高速演算プロセッサで実行されるユーザプ
   ログラムのロードモジュールやデータが格納される第２
   の主記憶装置と、入出力高速化のための拡張記憶装置と
   を有する情報処理装置において、 前記第１及び前記第２のプロセッサ群の間のプロセッサ
   間通信を制御するプロセッサ間通信制御手段と、 前記第１のプロセッサ群により起動される前記第１の主
   記憶装置と前記拡張記憶装置とのデータ転送を制御する
   データ転送制御手段とを備え、 前記第１の主記憶装置と前記拡張記憶装置とのデータ転
   送の終了報告を前記プロセッサ間通信制御手段を用いて
   制御することを特徴とする拡張記憶転送制御方式。
2. 【請求項２】システム制御装置と、該システム制御装置
   に接続される少なくとも１つの制御プロセッサと入出力
   プロセッサとを含む第１のプロセッサ群と、前記システ
   ム制御装置に接続される少なくとも１つの高速演算プロ
   セッサを含む第２のプロセッサ群と、前記制御プロセッ
   サを制御する制御プログラムが格納される第１の主記憶
   装置と、前記高速演算プロセッサで実行されるユーザプ
   ログラムのロードモジュールやデータが格納される第２
   の主記憶装置と、入出力高速化のための拡張記憶装置と
   を有する情報処理装置において、 前記第１のプロセッサ群のプロセッサから前記第２の主
   記憶装置へのアクセスを制御する主記憶アクセス手段
   と、 前記第１のプロセッサ群により起動される前記第１の主
   記憶装置と前記拡張記憶装置とのデータ転送を制御する
   データ転送制御手段とを備え、 前記第１のプロセッサ群から前記データ転送制御手段に
   対するデータ転送起動のためのコマンド、前記拡張記憶
   装置のアドレス、及び前記第１の主記憶装置のアドレス
   転送データ量などを含む制御情報及び起動指示情報など
   を前記主記憶アクセス制御手段を用いて制御することを
   特徴とする拡張記憶転送制御方式。
3. 【請求項３】システム制御装置と、該システム制御装置
   に接続される少なくとも１つの制御プロセッサと入出力
   プロセッサとを含む第１のプロセッサ群と、前記システ
   ム制御装置に接続される少なくとも１つの高速演算プロ
   セッサを含む第２のプロセッサ群と、前記制御プロセッ
   サを制御する制御プログラムが格納される主記憶装置
   と、汎用システム用の第１の拡張記憶装置と、スーパー
   コンピュータ用の第２の拡張記憶装置とを有する情報処
   理装置において、 前記制御プロセッサの制御により実行される前記第１の
   拡張記憶装置と前記主記憶装置とのデータ転送を制御す
   る第１のデータ転送制御手段と、 前記制御プロセッサの制御により実行される前記第２の
   拡張記憶装置と前記主記憶装置とのデータ転送を制御す
   る第２のデータ転送制御手段と、 前記第１及び前記第２のデータ転送制御手段のどちらを
   用いてデータ転送を制御するのかを指示する指示手段と
   を備え、 前記指示手段の指示に従って、前記制御プロセッサのオ
   ペレーティングシステム上は、同一の制御プロセッサ命
   令により前記主記憶装置と前記第１び前記第２の拡張記
   憶装置とのデータ転送を制御することを特徴とする拡張
   記憶転送制御方式。