JPH05110451A - 行列演算回路 - Google Patents
行列演算回路Info
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- JPH05110451A JPH05110451A JP3242371A JP24237191A JPH05110451A JP H05110451 A JPH05110451 A JP H05110451A JP 3242371 A JP3242371 A JP 3242371A JP 24237191 A JP24237191 A JP 24237191A JP H05110451 A JPH05110451 A JP H05110451A
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- Japan
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Abstract
(57)【要約】
【目的】 ディジタル受信信号の誤り訂正のためのパリ
ティやシンドロームを計算する行列演算回路のメモリの
容量を少くして高速演算させることを目的とする。 【構成】 ｋ次の２進ベクトルｘを分割した部分ベクト
ルｘi のすべてに対して特定のｍ行ｋ列の２進行列Ｈを
分割した部分ベクトルＨi との積ｘi Ｈi を部分領域ご
とに予め記憶させたＲＯＭ１１と、そのＲＯＭ１１の出
力と自身の前回出力値との排他的論理和を出力する排他
的論理和回路１２と、その出力を保持し排他的論理和回
路１２へ与えるレジスタ１３とからなり、任意のｋ次の
２進ベクトルｘの部分ベクトルｘi と部分ベクトル番号
ｉとをＲＯＭ１１に入力することによって所望の演算結
果がレジスタ１３から得られるように構成した。
ティやシンドロームを計算する行列演算回路のメモリの
容量を少くして高速演算させることを目的とする。 【構成】 ｋ次の２進ベクトルｘを分割した部分ベクト
ルｘi のすべてに対して特定のｍ行ｋ列の２進行列Ｈを
分割した部分ベクトルＨi との積ｘi Ｈi を部分領域ご
とに予め記憶させたＲＯＭ１１と、そのＲＯＭ１１の出
力と自身の前回出力値との排他的論理和を出力する排他
的論理和回路１２と、その出力を保持し排他的論理和回
路１２へ与えるレジスタ１３とからなり、任意のｋ次の
２進ベクトルｘの部分ベクトルｘi と部分ベクトル番号
ｉとをＲＯＭ１１に入力することによって所望の演算結
果がレジスタ１３から得られるように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を受信
して復号する場合に、ディジタル信号処理の１つとして
誤り訂正のためのパリティやシンドロームを計算する処
理に用いられる行列演算回路に関するものである。
して復号する場合に、ディジタル信号処理の１つとして
誤り訂正のためのパリティやシンドロームを計算する処
理に用いられる行列演算回路に関するものである。
【０００２】
【従来の技術】ディジタル信号を受信して復号する場合
に、ディジタル信号処理の１つとして誤り訂正のための
パリティやシンドロームの計算が必要となり、この時ｋ
次の２進ベクトルｘとｍ×ｋ次の２進マトリクスＨの積
の２進ベクトルＰを求めるため、次式の行列演算が必要
となる。 Ｐ＝Ｈｘ ……………（１） この（１）式の演算を実現する方法として従来は、シフ
トレジスタによる演算回路が用いられているが、早い演
算速度を要求される場合には、全てのｘに対する演算結
果をＲＯＭ（Read Only Memory）に記憶しておく方法が
用いられる。
に、ディジタル信号処理の１つとして誤り訂正のための
パリティやシンドロームの計算が必要となり、この時ｋ
次の２進ベクトルｘとｍ×ｋ次の２進マトリクスＨの積
の２進ベクトルＰを求めるため、次式の行列演算が必要
となる。 Ｐ＝Ｈｘ ……………（１） この（１）式の演算を実現する方法として従来は、シフ
トレジスタによる演算回路が用いられているが、早い演
算速度を要求される場合には、全てのｘに対する演算結
果をＲＯＭ（Read Only Memory）に記憶しておく方法が
用いられる。
【０００３】
【発明が解決しようとする課題】しかし、上記従来のＲ
ＯＭを用いた演算回路では、すべてのｘに対するｋの値
が２k 通りあるためＲＯＭの総記憶容量が膨大になると
いう問題がある。本発明の目的は、上記の行列演算回路
を従来より少ない容量のＲＯＭで実現し、かつ、高速の
演算速度で演算することのできる行列演算回路を提供す
ることである。
ＯＭを用いた演算回路では、すべてのｘに対するｋの値
が２k 通りあるためＲＯＭの総記憶容量が膨大になると
いう問題がある。本発明の目的は、上記の行列演算回路
を従来より少ない容量のＲＯＭで実現し、かつ、高速の
演算速度で演算することのできる行列演算回路を提供す
ることである。
【０００４】
【課題を解決するための手段】本発明の行列演算回路
は、任意のｋ次の２進ベクトルｘを入力とし特定の値を
もつｍ行ｋ列の２進行列Ｈとの積を演算結果として出力
するために、前記ｘをｊ個に分割した部分ベクトルｘi
の全てに対して同様にｊ個に分割した前記Ｈの部分ベク
トルＨi との積Ｈi ｘi を各ｉごとにｊ個の領域に分け
て予め記憶させたＲＯＭと、該ＲＯＭからの出力と自身
の前回出力値とを入力とする排他的論理和回路と、該排
他的論理和回路の出力を保持しその出力を前記前回出力
値とするレジスタとを備えて、前記任意のｋ次の２進ベ
クトルｘの部分ベクトルｘi と部分ベクトル番号ｉとが
アドレスとして前記ＲＯＭに入力されたとき、該ＲＯＭ
から前記各ｉごとの積Ｈi ｘi が読み出されて前記レジ
スタから求める前記演算結果が得られるように構成した
ことを特徴とするものである。
は、任意のｋ次の２進ベクトルｘを入力とし特定の値を
もつｍ行ｋ列の２進行列Ｈとの積を演算結果として出力
するために、前記ｘをｊ個に分割した部分ベクトルｘi
の全てに対して同様にｊ個に分割した前記Ｈの部分ベク
トルＨi との積Ｈi ｘi を各ｉごとにｊ個の領域に分け
て予め記憶させたＲＯＭと、該ＲＯＭからの出力と自身
の前回出力値とを入力とする排他的論理和回路と、該排
他的論理和回路の出力を保持しその出力を前記前回出力
値とするレジスタとを備えて、前記任意のｋ次の２進ベ
クトルｘの部分ベクトルｘi と部分ベクトル番号ｉとが
アドレスとして前記ＲＯＭに入力されたとき、該ＲＯＭ
から前記各ｉごとの積Ｈi ｘi が読み出されて前記レジ
スタから求める前記演算結果が得られるように構成した
ことを特徴とするものである。
【０００５】
【実施例】図１は本発明による行列演算回路の一構成例
図である。１１は上記ｋ次の２進ベクトルｘの部分ベク
トルｘi と部分ベクトル番号ｉをアドレスとして、上記
ｍ行ｋ列の２進行列Ｈの部分ベクトルＨi と上記部分ベ
クトルｘi との積の計算結果が予め書き込まれたＲＯＭ
であり、１２はＲＯＭ１１の出力と自身の前回出力を入
力とした排他的論理和回路、１３は排他的論理和回路１
２の出力を入力とし、求める演算結果Ｐを出力するレジ
スタ。
図である。１１は上記ｋ次の２進ベクトルｘの部分ベク
トルｘi と部分ベクトル番号ｉをアドレスとして、上記
ｍ行ｋ列の２進行列Ｈの部分ベクトルＨi と上記部分ベ
クトルｘi との積の計算結果が予め書き込まれたＲＯＭ
であり、１２はＲＯＭ１１の出力と自身の前回出力を入
力とした排他的論理和回路、１３は排他的論理和回路１
２の出力を入力とし、求める演算結果Ｐを出力するレジ
スタ。
【０００６】次に、本発明の行列演算回路の作用につい
て説明する。本発明による行列演算回路は、値の定まっ
ているｍ行ｋ列の２進行列Ｈと任意の値を持つｋ次の２
進ベクトルｘの積Ｐを計算して出力する。上記Ｈ、及び
上記ｘを次式のようにｊ個の部分行列Ｈi とｊ個の次数
ｋ／ｊの部分ベクトルｘiに分解する。ここでｉは部分
行列、部分ベクトルの番号を表わす。またべき数の記号
Ｔは転置を表わす。 ｘT ＝（ｘ1 T ，ｘ2 T ，…，ｘj T ）…………（２） Ｈ＝（Ｈ1 ，Ｈ2 ，…，Ｈj ） ……………（３） ＲＯＭ１１は、ｊ個の領域（エリア１〜ｊ）に分けられ
ており、ｉ番目の領域には、上記ｘi の全てに対する上
記Ｈi との積Ｈi ｘi を予め書き込んでおく。ｘi の取
り得る値の数は２k/j であるから、必要なＲＯＭ１１の
容量は２k/j ×ｊである。 上記Ｈi との積を求めようとする任意の上記ｘがｊ
個の部分ベクトルｘi に分解され、部分ベクトルの番号
ｉとともにＲＯＭ１１のアドレスバスに入力される。 ＲＯＭ１１は、アドレスバスに入力されたｘi とｉ
に対して、それぞれ記憶されている積Ｈi ｘi をデータ
バスに出力する。 排他的論理和回路１２は、大きさｋ／ｊのレジスタ
１３とループを構成することにより、上記ＲＯＭ１１の
データバス出力Ｈi ｘi を１からｊまでのｉに対して、
次式（４）で表わされるＨi ｘi の排他的論理和による
総和を計算し、Ｈとｘの積Ｐとして出力する。
て説明する。本発明による行列演算回路は、値の定まっ
ているｍ行ｋ列の２進行列Ｈと任意の値を持つｋ次の２
進ベクトルｘの積Ｐを計算して出力する。上記Ｈ、及び
上記ｘを次式のようにｊ個の部分行列Ｈi とｊ個の次数
ｋ／ｊの部分ベクトルｘiに分解する。ここでｉは部分
行列、部分ベクトルの番号を表わす。またべき数の記号
Ｔは転置を表わす。 ｘT ＝（ｘ1 T ，ｘ2 T ，…，ｘj T ）…………（２） Ｈ＝（Ｈ1 ，Ｈ2 ，…，Ｈj ） ……………（３） ＲＯＭ１１は、ｊ個の領域（エリア１〜ｊ）に分けられ
ており、ｉ番目の領域には、上記ｘi の全てに対する上
記Ｈi との積Ｈi ｘi を予め書き込んでおく。ｘi の取
り得る値の数は２k/j であるから、必要なＲＯＭ１１の
容量は２k/j ×ｊである。 上記Ｈi との積を求めようとする任意の上記ｘがｊ
個の部分ベクトルｘi に分解され、部分ベクトルの番号
ｉとともにＲＯＭ１１のアドレスバスに入力される。 ＲＯＭ１１は、アドレスバスに入力されたｘi とｉ
に対して、それぞれ記憶されている積Ｈi ｘi をデータ
バスに出力する。 排他的論理和回路１２は、大きさｋ／ｊのレジスタ
１３とループを構成することにより、上記ＲＯＭ１１の
データバス出力Ｈi ｘi を１からｊまでのｉに対して、
次式（４）で表わされるＨi ｘi の排他的論理和による
総和を計算し、Ｈとｘの積Ｐとして出力する。
【０００７】
【数１】 ここで外１Σは排他的論理和による２進の総和を表わ
す。
す。
【０００８】
【外１】
【０００９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、任意のｋ次のベクトルｘと特定のｍ行ｋ列の行列
Ｈの積Ｐを計算するのに必要なＲＯＭの容量は、従来の
２k と比較して２k/j ×ｊとなり、従来より少ない容量
で行列演算を行わせることが可能となる。
れば、任意のｋ次のベクトルｘと特定のｍ行ｋ列の行列
Ｈの積Ｐを計算するのに必要なＲＯＭの容量は、従来の
２k と比較して２k/j ×ｊとなり、従来より少ない容量
で行列演算を行わせることが可能となる。
【図１】本発明による行列演算回路の一構成例図であ
る。
る。
１１ ＲＯＭ １２ 排他的論理和回路 １３ レジスタ
Claims (1)
- 【請求項１】 任意のｋ次の２進ベクトルｘを入力とし
特定の値をもつｍ行ｋ列の２進行列Ｈとの積を演算結果
として出力するために、 前記ｘをｊ個に分割した部分ベクトルｘi の全てに対し
て同様にｊ個に分割した前記Ｈの部分ベクトルＨi との
積Ｈi ｘiを各ｉごとにｊ個の領域に分けて予め記憶さ
せたＲＯＭと、 該ＲＯＭからの出力と自身の前回出力値とを入力とする
排他的論理和回路と、 該排他的論理和回路の出力を保持しその出力を前記前回
出力値とするレジスタとを備えて、 前記任意のｋ次の２進ベクトルｘの部分ベクトルｘi と
部分ベクトル番号ｉとがアドレスとして前記ＲＯＭに入
力されたとき、該ＲＯＭから前記各ｉごとの積Ｈi ｘi
が読み出されて前記レジスタから求める前記演算結果が
得られるように構成した行列演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24237191A JP3231811B2 (ja) | 1991-08-29 | 1991-08-29 | 行列演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24237191A JP3231811B2 (ja) | 1991-08-29 | 1991-08-29 | 行列演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110451A true JPH05110451A (ja) | 1993-04-30 |
| JP3231811B2 JP3231811B2 (ja) | 2001-11-26 |
Family
ID=17088184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24237191A Expired - Fee Related JP3231811B2 (ja) | 1991-08-29 | 1991-08-29 | 行列演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231811B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7039854B1 (en) * | 2002-02-21 | 2006-05-02 | Ciena Corporation | Method and apparatus for performing syndrome computation in a decoder of a forward error correction (FEC) system |
| JP2010199811A (ja) * | 2009-02-24 | 2010-09-09 | Fanuc Ltd | 制御装置のメモリシステム |
-
1991
- 1991-08-29 JP JP24237191A patent/JP3231811B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7039854B1 (en) * | 2002-02-21 | 2006-05-02 | Ciena Corporation | Method and apparatus for performing syndrome computation in a decoder of a forward error correction (FEC) system |
| JP2010199811A (ja) * | 2009-02-24 | 2010-09-09 | Fanuc Ltd | 制御装置のメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3231811B2 (ja) | 2001-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |