JPS60151759A - システム電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、例えばマイクロプロセッサやメモリ等からな
るシステム電ｆ−機器に関し、特にシステム電子機器の
機能拡張等の１．１的で機器群を容易に結合あるいは分
離することの可能なシステム電子ａ器に関する。

［従来技（１トｊ　］ 昨今の電子技術の発達はめざましいものがある。特にＩ
Ｃの高集積化等により極めて小型、低価格にて高性能の
電子機器、例えばパーソナルコンピュータ、ワードプロ
セッサ、オフィスコンピュータ等か実現されるようにな
った。

−力、電子技術の発達に伴って、これら電子機器が様々
な分野に昔及し、それらの使われ方も各ユーザの使用目
的に応じて極めて多様化しつつある。そのため、同一の
電子機器であっても、その使われ方により要求される仕
様や性能は多種多様なものとなっており、もしそれらの
要求のすべてを満たすような機器を具現して提供すれば
、あるユーザにとってはかえって過剰品質なものとなっ
てしまい結局全体としてはコ、７１パフォーマンスの悪
い機器となってしまうことになる。

これに対処゛するため、一般的には次のよつな手　法か
用いられている。即ち、１ｋｆ−機器本体には心霊不呵
欠の基本的な機能のみを持たせておき、これに各ユーザ
の仕様に応じた他の′電子機器、例えば拡張用のメモリ
や拡張用の文字発生器等を接続する方法である。これら
は、いわゆるＲＯＭカートリッジやＲＡＭカートリッジ
等と称し、電子機器の機能の拡張や扱う文字フォントの
種類の増設、あるいは各種データを−・時的に記憶する
ＲＡＭの拡１３ｋ　秀のｌ−Ｊ的で用いられているもの
かその一例である。

第１図には従来の一例のシステム電子機器の機能構成を
小す。図は１逼こメモリアクセス機能に関するものを示
した。図において、ｌはシステム電子機器、例えばパー
ソナルコンピュータぐ９の本体であり、その中にはシス
テム゛屯−ｒａ器の−Ｊ−Ｆ＋）制御を掌ルセントラル
プロセツシングユニツ１−（ＣＰＵ）１０１、その動作
プロゲラＬ、谷を格納するためのＲＯＭやＲＡ　Ｍから
成る内部メモリ１０２が含まれている。また、１０３は
ウェイト信−け発生器で、その出力であるライン１０４
のウェイト信号によりＣＰ　ｔＪ　Ｉ　Ｏ１のメモリア
クセスに係る動作を・時的に待たせる働きをする。一般
的に、ＣＰＵがメモリをリート又はライトするときには
そのメモリのアクセス時間（メモリサイクル）とＣＰＵ
の制御速度を整合させるため、メモリ７クセスイ１ノに
所定の時間だけＣＰＵを乃たせておき、例えばメモリの
読出データか完全にイ〕効になってからリートストロー
ブを出力し、あるいはパスからのデータかメモリに完徐
に書込可能になってからライ１ストローブを出力するよ
うにしている。ウェイトイ、−１８発生器１０３はこの
待ち時間を１ノーえるために用いられるもので、ＣＰＵ
ｌ０１が内部メモリ１０２をアクセスするどきに、使用
メモリの定格アクセス時間に応しである所定の時間だけ
ＣＰｔＪ　１０１にウェイトをかける機能をイ１してい
る。２は前述した機能拡張用のＲＯＭカートリッジやＲ
ＡＭカートリップ等に相当する補助記憶装置であり、Ｒ
ＯＭ又はＲＡＭから成る外部メモリ２０１を内蔵しでい
る。通常、外部メモリ２０１には内部メモリ１０２とア
クセス時間が揃ったメモリ、＋、ｆ−を使用し、ウェイ
ト信は発生器１０３はＣＩ）　Ｕ　１０１か外部メモリ
２０１をアクセスするときにも、内部メモリ１０２をア
クセスするときと同様にして回−の所定時間だけＣＰＵ
　１０１につ１イトをかけるよう動作させている。かく
して、システＩ・電子機器の本体１に補助記憶装置２を
結合することにより、あたかも内部メモリ］、　０２が
拡大したかのようにシステム仝体の機能を拡張すること
かできるが、かかる従来のシステム市ｒ−４ｆｆ器は以
下のような欠点をイＪするものであった。

１！ＩＩち、外部メモリ２０１には岸に内部メモ１）１
０２とそのアクセス時間が回−か又はそれ以［−に高速
のメモリ素子を使わなければならないということである
。前述の如く、昨今の電子技術の光１ｉ＜はめざましい
ものがあり、メモリ素子についても記憶容へ４の増大、
動作スピードの高速化等急激な性能向上か計られ、また
その性能に応じて安価なものから高イ曲なものまで多種
多様なものか用点されている。−力、本発明の対象たる
システム電子機器においては、電ｒ−機器本体は＋ｆＩ
＋−でありながら、その補助記憶装置としてはユーザの
処理１−１的や５ｉ　、’！！価格に応（７た様々なも
のを使用可能にしておくことか８彎である。つまり個／
／の補助記憶装置として、コスト１．や性能−にの観点
からユーザにとって最適なメモリ素−子を使用できるこ
とか望まれるのである。こ。れに対して従来のシステ１
、電子機器では、前述の如く補助記憶装置２側の外部メ
モリ２０１のアクセス時間を゛１Ｆ＋機器本体１の内部
メモリ１０２のアクセス時間と回−かあるいはそれ以り
にｌｉｄ　くする必要があった。このために、補助記憶
装置２側に使用するメモリ素子の選択の自由度は価格的
にも性能的にも極めて制約されるものであった。

また、この欠点を除去するために、種々の定格アクセス
特開を持った補助記憶装置が自由に使えるように電子機
器本体内のＣＰＵにかけるウェイト時間を予め（−分に
長くとっておくという方法がとられた例もある。しかし
この場合には、補助記憶装置にアクセス時間の短いメモ
リ素子を使って高速動作をさせたいときでも外部メモリ
に心霊以上の時間のウェイトが當にかかつてしまい、補
助記憶装置の本来有する性能が発揮できなくなってしま
うというような不都合があった。

［目的］ 木発りＪは上述した従来技術の欠点に鑑みて成されたも
のであって、その（］的とする所は、システム゛重子機
器の処理目的に応じて価格や性能の面から選択の自由度
の、’；＋ｉい補助記憶装置を使用することの可能なシ
ステム電子機器を提供することにある。

［実施例コ 以−ト、図面を参照して本発明に係る一実施例を詳細に
説明する。

第２図は本発明に係る一実施例のシステム゛重子機器の
１゛要な機能構成を示すブロック図である。

図において、３はシステム゛ｌｔｉ、　ｆ−機器の本体
、４は本体３に着脱自在に設けられた補助記憶装置であ
る。また、図示しないか、他に一通常のキーホード及び
表示装置等か本体３に接続可能である。次に本体３の中
で、３Ｑｌはシステム電子機器の主制御ヲ掌るセントラ
ルプロセツシングユニツ）　（ＣＰＵ）、３０２はＣＰ
Ｕ３０１が使用するＲＡＭやＲＯＭからなる本体３の内
部メモリ、３０３はＣＰＵ３０１のメモリ共通パスでテ
ークやアトレスイ１：３号等を人出力するバスから成っ
ている。更に、３０４は内部メモリ３０２についてその
定格アクセス１１１ノ１間に係る情報を保持出力する保
持回路、３０５はその人力端子Ａ、Ｂに人力されたデジ
タル情報の大小を比較してその比較の結果を出力端子Ｃ
に出力する比較器、３０６はその人力端子Ａ、Ｈに人力
されたデジタル情報の何れか〜カをその選択入力端子Ｓ
に入力された信号のレベルに従って選択し、出方端子Ｃ
に出力するデータセレクタ、３０７は並タ１ｊデータ入
カ端子りよりカウントの初期値を設定可能なプリセッタ
ブルカウンタである。また、補助記憶装置４の中で、４
０１は前記内部メモリ３０２に対してノ■脱自在に併設
して設けられただＲＡＭ又はＲＯＭからなる外部メモリ
、４０２は外部メモリ４０１についてその定４８アクセ
ス時１ｔＪＩに係る情報を保持出方する保持回路である
。

以上の構成について以Ｆにその動作を詳述する。ＣＰＵ
３０１は通常毎インストラクション実行の度に内部メモ
リ３０２をアクセスする。また、ＣＰＵ、（Ｏｌか同様
にして外部メモリ４０１をアドレスすれば外部メモリ４
０１の内容がアクセスされる。このように、ＣＰＵ３０
１がどちらのメモリをアクセスするかは巾にメモリ共通
バス３０３に乗せられたアドレス信号の値によって決ま
る。適冷は、アドレス空間の高い側のアドレスを外部メ
モリ４０１川に割り当てである。従って、システム電子
機器の本体３は補助記憶装置４か装填されていないとき
でも何ら支障なく稼動する。しかし、例えば特別に大き
なプログラムを実行したい場合等にはこの補助記憶装置
４を本体３に中に装填するだけで夫イ１「可能になる。

このように、木杯３と補助記憶装；νＩ４との間の゛上
気的接触（ＡＡＡｌ１１イ１なコネクタ１゛段を介して
彷われ、補助記憶装置４が装置眞されていないときは、
メモリＪ（通ハス３０３のラインも、また保持回路４０
２の出力を伝達する設定値供給パス４０３のラインも共
にハイインピータンスである。本体３内ではこの状態で
のハス１を７弓しベルを本体側の制御にイー「せるべく
構成Ｓれている。例えばメモリバ′ｉＵ／＼ス３０３は
３ステー　１・素子で駆動され、設定値供給パス４０３
はハスに外部からの信号が印加されないかぎり論理Ｏの
レベルにハイ／スされている。従って、このときは設定
（１ｔｊ供給八ス４０’３．４−のデータのイ＋＋’ｆ
はＯである。　一方、本体３内の保持回路３０４は常に
所定のデジタル情報を出力するように設定されている。

その伯は内部メモリ３０２の定格アクセス［１１」間番
ごよって決まる値であり、ＣＰＵ３０１のマ・ンンクロ
ツク何個分かか保持されている。保持回路３０４は論理
１と００レベルからなる２進行弓を畠に出力するもので
あり、その具体的構成には、例えはマイクロディップス
イッチ、ワイヤエンコートナツプク９か適している。こ
れは保持回路４０２についても同様である。さて、保持
回路３０４の設定イビ１出力は設′）Ｊ！値供給パス３
０８を介して几Ｉ咬器３０５とデータセレクタ３０６の
各入力輪重Ａｔこ入力、されている。−・力、俳桔回路
４０２の設：ＩＣ（ｌＩ′Ｉは外部メモリ４０１の正格
２クセス１１１１間によって決められたものでり、その
出力は比１咬器３０５とデータセレクタ３０６のもう一
力の入力端子Ｂに人力されている。比較器３０５は内入
力端子Ａ、Ｂに人力されているデータの値の大小を比較
し、両人力Ａ、ＢについてＡ＜Ｂを判別したときにその
出力端子Ｃに論理ｌのレベルを出力する。データセレク
タ３０６はその選択人力信−弓か論理Ｏのレベルのとき
はその入力端子Ａ側の込カデータを出力端子Ｃに出力し
、論理ｌのレベルのときはその入力端子Ｂ側のデータを
出力端ｆ−Ｃに出力する回路である。従って保持回路３
０４の（（ｉより保持回路４０２の値か大きいときはデ
ータセレクタ３０６の出力は保持回路４０２の出力する
値である。つまり、外部メモリ４０１の定格アクセス（
Ｈ４ｒ間が内部メモリ３０２のものより遅いことを示し
ている。逆に保持回路４０２の設冗（（ｉが保持・回路
３０４の設定（ｉ？ｉより小さいと判別されたときは保
持回路３０４の設定値がデータセレクタ３０６より出力
される。このような状態は、例えば外部メモリ４０１に
定格アクセス時間の速いものを使用したときか、あるい
は補助記憶装置４を本体３から取りはずしてしまったと
きに起こる。次に、カウンタ３０７はＣＰＵ３０１から
の仁じにより１１ノ制御を受けてＣＰＵ３０１にＩｊえ
るウェイ［・信号を発生する回路を構成している。カウ
ンタ３０７のクロック入力端子Ｃにはライン３１１を介
してＣＰＵ３０１からのマシンクロックか常にりえられ
ている。また、カウンタ３０７のカランＩ・伺勢端子Ｅ
にはライン３゜９を介してＣＰＵ３０１からカウント伺
勢信号がＩｊ゛えられている。カラン）・イ寸勢信号は
ＣＰＵ３０１かメモリアクセスを開始するときはいつで
も論理１のレベルに伺勢される。そして、この立上りの
信号によってカウンタ３０７のデータ入力端子りのイ１
ｆ１がカウンタ３０７にプリセラｉ・され、以後はカウ
ンタ３０７の全ビットが論理０になるまでカウントタウ
ンされる。カウンタ３０７の全ビッ１・が論理Ｏのレベ
ルになると、そのデコード結果（いわゆるポロウ信号）
は論理ｌとなり、出力端子Ｏとライン３１０を介してＣ
ＰＵ３０１のウェイト入力端子Ｗに送られる。このウェ
イト信号の論理ｌし・ベルへの立」ニリは、前記ライン
３０９のカウント（＝Ｊ勢倍信号論理Ｏのレベルにリセ
ットし、それ以後のカウント動作を消勢する。このよう
な動作において、その見方を変えれば、ライン３１０の
ウェイＩ・信号はカウンタ３０７の初期設定時（メモリ
アクセスのスタート時）に論理０のレベルにリセットさ
れ、カウンタの１；１欲動作による所定時間が経過する
と再び論理ｌのレベルに復帰する信号である。つまり、
ウェイト信号が論理Ｏのレベルである間だけＣＰＵ３０
１内のウェイト動作が付勢される。ＣＰＵ３０１はこの
ウェイト時間を利用してメモリへの書き込み、あるいは
読み出しのストローブパルスを遅らせる。

一般にスタティックのＲＡＭやＲＯＭはその定格アクセ
ス時間よりも遅いアクセスをかけられた場合に何ら問題
なく動作する。また、適当なリフレッシュサイクルを施
せば、ダイナミックＲＡＭについても同様に扱える。従
って、外部メモリ４゜ｌの定格メモリアクセス時間が内
部メモリ３０２の定格メモリアクセス時間より遅くても
両者は一律に外部メモリ゛４ｏ１の定格メモリアクセス
時間に従って確実に動作させることができる。

このようにして、本実施例のシステム電子機器は例えば
次のように使用される。まず、本体３のみで使用し、補
助記憶装置４が接続されていない場合には保持回路４０
２から比較器３０５へ久方される設定値信号か存在しな
いため、この値は〇である。従ってＣＰＵ３０１が内部
メモリ３０２をアクセスしたときは保持回路３０４の設
定値出力に応じた時間だけＣＰＵ３０１にウェイトがか
かる。また、補助記憶装置４を接続した場合は、ＣＰＵ
３０１が内部メモリ３０２又は外部メモリ４０１をアク
セスしたときに保持回路３０４の設定（ｆｉ比出力保持
回路４０２の設定値出力のうち大きい力に相当する時間
だけＣＰＵ３０１にウェイトがかかる。それ１１９に、
内部メモリ３０２と外部メモリ４．０１に使用するメモ
リ素子の定格アクセス時間がどのように異なっていても
、ＣＰＵ３０１がそれらの遅い方のアクセス時間に従っ
て同一のウェイト時間で１．１１／　＜双方のメモリの
リード又はライトを行うことができる。さらに外部メモ
リ４０１として、定格アクセス時間の異なるさらに別の
メモリ素子を用いた別の補助記憶装置４′を接続した場
合でも、そこで設定されている保持回路４０２′の設定
値出力に基づいて、ＣＰＵ３０１は常に内部メモリ３０
２及び外部メモリ４０１′を止しくリード又はライトす
ることができる。

尚、」一連した本実施例においては、ＣＰＵ３０１にか
けるウェイト時間の大小の判断を行う比較器３０５とこ
れに関連する回路をシステム電子機器の本体３側に持た
せたが、これを補助記憶装置４側に配し、しかも保持回
路３０４の設定値出力を清脱自在に構成ξれた機構の部
分を介して補助記憶装置４側にグ、える構成により、補
助記憶装置４からＣＰＵ３０１に対して既に形成された
ウェイト信号を送出するように構成してもよい。

また１例えば補助記憶装置を複数台並列に接続＋＋ｆ能
なシステム電子機器の場合においては、内部メモリ３０
２及び並列に接続されている複数の外部メモリについて
必要な数だけのウェイト時間の設定（＋（口１１力を全
て比較することにより、同様の方ン去でＣＰＵ３０１に
最適なウェイト制御を力）（することか可能である。こ
の場合は、例えば３つの設定値出力データＡ、Ｂ、Ｃを
２個つつのデータのＭｉ　（Ａ、Ｂ）、（Ｂ、、Ｃ）、
（Ｃ，Ａ）について夫ノ、・別イ）ｔの比較器で並列に
比較し、各比較器の大小判肩出力をゲート回路で組合せ
て、前記３つの設：ｊ−’　（ｉ出力データＡ、Ｂ、Ｃ
の内その最大のものを検出して選択出力するように構成
することが可能である。

更にまた、」二連した本実施例のシステム電子機器はそ
の本体３と補助足ｔ’Ｊ　ＪＡ装置を着脱１’４在にで
はなく、一体にして構成したものでもよい。

［効果］ 以［二連へた如く本発明によれば、好ましくは本体と、
これに着脱自在に設けられた補助記憶装置を有するよう
なシステム電イ機器において、とのようなアクセス１１
′１間のメモリで構成された補助記憶装置でも極めて容
易に組合せることができる。

従ってユーザは処理の目的と経済性等に鑑み、最適な補
助記憶装置を選択して使用できるようになる。

【図面の簡単な説明】

第１図は従来の一例のシステム゛市イ機器の主要な機能
構成を小すブロック図、 第２図は本発明に係る一実施例のシステム電子機器の主
室な機能構成を示すブロック図である。 ここで、１．３・・・システム電子機器本体、２゜４・
・・補助記憶装置である。 第２図 、５４

Claims (4)

【特許請求の範囲】
1. （１）複数の記憶１段を（ｊｔ設してアクセス可能に構
   成されたシステム゛市ｒ−機器であって、情報処理Ｆ段
   と、該情報処理「段か使用する少なくともｌの記憶１段
   ど、詳記ｔａ「段についてその定格アクセス（１１１間
   に係る情報を保持出力する保持り段と、細説されている
   他の記憶１段と、詳細の記憶−１段についてその″ｌｉ
   ：′格７クセス時間に係る情報を保持出力子る他の保＋
   １■Ｉ’段と、前記保キ冒「段から出力される情報のう
   ち定格アクセス時間の最も大きいものに係る情報を検出
   して選択出力する選択「段と、前記情報処理１段がアク
   セスする前記記ｔハ手段についてそのアクセスに心霊な
   待ち時間の制御をｒｉｉｉ記選択出力された情報に〕、
   （ついて行う制御手段をゼ１１えることを特徴とするシ
   ステム電子機器。
2. （２）情報処理手段と、該情ｆｌ、ｉ処理丁段か使用す
   る少なくども１の記憶Ｆ・段と、該記憶り段についてそ
   の定格アクセス時間に係る情報を保持出力する保４）１
   段はン７テム電子機器の本体にあって、イＪＩ設ごれて
   いる他の記憶手段と、詳細の記憶「９段についてその）
   」、゛格アクセス時間に係る情報を保持出力する他の保
   ４′Ｙ「段は＋ｉｉｊ記システム゛−し子機器の本体Ｇ
   こ♀１’　１ｉ１２．　ｌ’４イＩに構成された補助記
   憶装置にあることを！１１＋徴とする！ｔ、’ｒ　、ｒ
   ’＋請求の範囲第１項記載のシステム電子機器。
3. （３）記憶１段をＡ脱自在に（Ｊｌ設してアクセス可能
   に構成されたシステ１、゛■シ子機器であって、情報処
   理ｒ段と、該情報処理り段が使用する少なくとも１の記
   憶手段ど、該記憶り段についてその定格アクセス時間に
   係る情報を保持出力する保持手段と、（Ｊｌ設され得る
   他の記憶手段の入出力する４８号と詳細の記憶手段につ
   いてその定格アクセス時間に係る情報を保持出力する他
   の保持手段の出力する信−号を前記着脱自在に構成され
   た機構の部分を介して人出力する入出力手段と、前記保
   持手段から出力される情報のうち定格アクセス時間の最
   も大きいものに係る情報を検出して選択出力する選択手
   段と、前記情報処理手段がアクセスする前記記ｔαＬ段
   についてそのアクセスに必要な待ち時間の制御を前記選
   択出力された情報に）１（づいて行う制御手段を備える
   ことを特徴とするシステ１、’＋Ｔｉ：子機器。
4. （４）記憶手段を着脱自在に併設してこれをアクセス可
   能に構成された情報処理手段を有する電子機器に対して
   、着脱自在に構成されたシステム電子機器であって少な
   くとも１の記憶手段と、該記憶手段についてその定格ア
   クセス時間に係る情報を保持出力する保持−Ｌ段と、前
   記記憶手段の入出力する信号と前記保持手段の出力する
   信号を前記；６脱自在に構成された機構の部分を介して
   人出方丈る入出力１段を備えることを特徴とするシステ
   ム′重子機器。