JPS5839357A - Ｒａｍのアドレス方法 - Google Patents
Ｒａｍのアドレス方法Info
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- JPS5839357A JPS5839357A JP56137181A JP13718181A JPS5839357A JP S5839357 A JPS5839357 A JP S5839357A JP 56137181 A JP56137181 A JP 56137181A JP 13718181 A JP13718181 A JP 13718181A JP S5839357 A JPS5839357 A JP S5839357A
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- JP
- Japan
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- address
- data
- ram
- output
- ram1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＲＡＭのアドレス方法に関し、特Ｃ：ＲＡＭｔ
−アドレスするプログラムを簡単にすることン目的とす
る。
−アドレスするプログラムを簡単にすることン目的とす
る。
一般Ｊ： ＲＡ Ｍは１ビツトのメモシーセルが多数開
設けられ、アドレスの指定を行うデータＣ；依って複Ｉ
Ｉ＃ｌｌのメモリーセル、例えば４ビツトの場合には４
個、８ピツトの場合には８個のメモリーセルが指定され
、指定されたメモリーセルにデータの蕾き込み又は読み
出しが行われる。
設けられ、アドレスの指定を行うデータＣ；依って複Ｉ
Ｉ＃ｌｌのメモリーセル、例えば４ビツトの場合には４
個、８ピツトの場合には８個のメモリーセルが指定され
、指定されたメモリーセルにデータの蕾き込み又は読み
出しが行われる。
従来１例えは４ビツトのマイグロコンピュータ番二内威
されるｆｔＡＭに於いて、アドレス指定な行うのはＲＯ
Ｍ円に膏き込まれている命令コードの数ビツト６二依っ
て行なわれる０例えば命令コードの６ビツトが１ドレス
指定に用いられると指定できるＲ Ａ Ｍ Ｑ）容量は
６４×４となる。一方ＲＡＭ内の異なるアドレスＣ二記
憶されているデータに対し全く同じ処瑚ン行う場合１例
えば電子時計用のマイクロコンピュータ１＝於いてマル
チ１クームが設けられているとき、現在時刻と１ク一ム
時刻との一致検出プログラムはアドレス指定のデータの
異なる２種類以上のプログラムが必要となるので。
されるｆｔＡＭに於いて、アドレス指定な行うのはＲＯ
Ｍ円に膏き込まれている命令コードの数ビツト６二依っ
て行なわれる０例えば命令コードの６ビツトが１ドレス
指定に用いられると指定できるＲ Ａ Ｍ Ｑ）容量は
６４×４となる。一方ＲＡＭ内の異なるアドレスＣ二記
憶されているデータに対し全く同じ処瑚ン行う場合１例
えば電子時計用のマイクロコンピュータ１＝於いてマル
チ１クームが設けられているとき、現在時刻と１ク一ム
時刻との一致検出プログラムはアドレス指定のデータの
異なる２種類以上のプログラムが必要となるので。
１０グフムが複雑で長くなる欠点娶有していた。
本発明は上述した欠点に鑑みて為されたものであり、同
一アドレス指定データ１：依って複数の組が指定され、
命令Ｃ二値ってセット及びリセットされるプリップフロ
ツーに依って複数の組のいずれかが選択される様Ｃニし
たＲＡＭの１ドルス方法な提供するものである。以下図
面を参照して本発明ン詳述する。
一アドレス指定データ１：依って複数の組が指定され、
命令Ｃ二値ってセット及びリセットされるプリップフロ
ツーに依って複数の組のいずれかが選択される様Ｃニし
たＲＡＭの１ドルス方法な提供するものである。以下図
面を参照して本発明ン詳述する。
第１図は本発明の実施例を示す回路内であり。
４ピツトマイクロコンピユータ（−内蔵されるＲＡＭで
ある。第１図に於いて（１１は記憶部、（２）はメモリ
ーセル、（３Ｉはアドレスデコーダ、 （４）＋５３ｉ
６１）１ Ｔ −ＩＰＦ（Ｔ型フリップフロップ）であ
り、記憶部（１）は第１記憶部ＲＡＭ １と第２紀憶部
ＲＡＭ２とから成り、その容量は４ビツト×８４である
。記憶部（１）Ｃ二はメモリーセルが横１６個縦２１個
設けられ、横１６個のうちの４個が１組としてアドレス
される。アドレスデコーダ（３）は命令を実行する際に
命令コードカ記憶されるインストフクνヨンレジスタ（
図示せず）の出力のうち下位６ピア）ＩＲ０〜ＩＲ５に
出力されるインストフクνヨンデータに依りアドレス信
号ＡＤ１〜ＡＤ２１．ＷＡ１〜ＷＡ４及びＩ（Ａｌ〜Ｒ
人４′Ｉｋ：出力するものであり、１ドレス伯号ＡＤｉ
〜ＡＤ２１）ｋ出力するインバータ（７）及びＮＡＲＤ
ゲート（８）と、アドレス信号Ｗ人１〜ＷＡ４及びＨＡ
１〜ＲＡ４を出力するＮＯＲゲート（９）と、信号Ａ１
〜Ａ４な出力するＮＡＮＤゲート０＠と、インストクク
νヨンデータＩＲＯ−ＩＲ５の反転信号娶作るインバー
タａυと読み出し及び晋き込みの制ａｌｔ−行なう制御
信号Ｒ／ Ｗ ％：反転するインバータ０々とから構成
されている。
ある。第１図に於いて（１１は記憶部、（２）はメモリ
ーセル、（３Ｉはアドレスデコーダ、 （４）＋５３ｉ
６１）１ Ｔ −ＩＰＦ（Ｔ型フリップフロップ）であ
り、記憶部（１）は第１記憶部ＲＡＭ １と第２紀憶部
ＲＡＭ２とから成り、その容量は４ビツト×８４である
。記憶部（１）Ｃ二はメモリーセルが横１６個縦２１個
設けられ、横１６個のうちの４個が１組としてアドレス
される。アドレスデコーダ（３）は命令を実行する際に
命令コードカ記憶されるインストフクνヨンレジスタ（
図示せず）の出力のうち下位６ピア）ＩＲ０〜ＩＲ５に
出力されるインストフクνヨンデータに依りアドレス信
号ＡＤ１〜ＡＤ２１．ＷＡ１〜ＷＡ４及びＩ（Ａｌ〜Ｒ
人４′Ｉｋ：出力するものであり、１ドレス伯号ＡＤｉ
〜ＡＤ２１）ｋ出力するインバータ（７）及びＮＡＲＤ
ゲート（８）と、アドレス信号Ｗ人１〜ＷＡ４及びＨＡ
１〜ＲＡ４を出力するＮＯＲゲート（９）と、信号Ａ１
〜Ａ４な出力するＮＡＮＤゲート０＠と、インストクク
νヨンデータＩＲＯ−ＩＲ５の反転信号娶作るインバー
タａυと読み出し及び晋き込みの制ａｌｔ−行なう制御
信号Ｒ／ Ｗ ％：反転するインバータ０々とから構成
されている。
アドレス信号ＡＤｉ〜ＡＤ２１は横１６個のメモリーセ
ル（２）に印加されメモリーセル（２）に記憶すれたＰ
ｉ８の逸出又は新たなデータの記憶を制御するものであ
り、各アドレ、ス偵号ＡＤｉ〜人Ｄ２１に依って４つの
アドレスが指定される。例えばアドレス信号ＡＤＩでは
ｏｏ −ｏｓｚ地までが指定される。−１各メモリーセ
ル（２）の入出力は縦の入出力線でＷ！続され１画境に
は各々デー）（１３［１−が設けられている。グー）Ｑ
３の一端は各ビット毎６；僧続されデータバスの対応す
るビットからのへカニ０−Ｘ５が印加される。またグー
）（１４１の一端も各ビット毎ｇ；接続されメモリーセ
ル（２）から出力された内容を記憶するＲＡＭバッファ
霞に印加され。
ル（２）に印加されメモリーセル（２）に記憶すれたＰ
ｉ８の逸出又は新たなデータの記憶を制御するものであ
り、各アドレ、ス偵号ＡＤｉ〜人Ｄ２１に依って４つの
アドレスが指定される。例えばアドレス信号ＡＤＩでは
ｏｏ −ｏｓｚ地までが指定される。−１各メモリーセ
ル（２）の入出力は縦の入出力線でＷ！続され１画境に
は各々デー）（１３［１−が設けられている。グー）Ｑ
３の一端は各ビット毎６；僧続されデータバスの対応す
るビットからのへカニ０−Ｘ５が印加される。またグー
）（１４１の一端も各ビット毎ｇ；接続されメモリーセ
ル（２）から出力された内容を記憶するＲＡＭバッファ
霞に印加され。
ＲＡＭパｙフ７（１！９の出力０υＴＯ〜ＯＵ’ｒ５は
データバスの対応するビット６二接続される。ゲート０
はアドレス信号ＷＡ１〜ＷＡ４で、またゲート（１４１
はアドレス信号ＲＡ１〜ＲＡ４で各々制御され。
データバスの対応するビット６二接続される。ゲート０
はアドレス信号ＷＡ１〜ＷＡ４で、またゲート（１４１
はアドレス信号ＲＡ１〜ＲＡ４で各々制御され。
アドレス信号ＷＡｌ〜ＷＡ４又はＲＡｌ−ＲＡ４のいず
れかの信号が出力されるととＣ二値り、その信号に接続
されたゲートが開き、Ｗ、の４つのアドレスのうち１つ
が選択される。
れかの信号が出力されるととＣ二値り、その信号に接続
されたゲートが開き、Ｗ、の４つのアドレスのうち１つ
が選択される。
アドレス信号ＡＤｉ〜ＡＤ２１はＮＡＲＤゲート（８）
ζ二遥択的に印加されるインストフグνヨンデに 一タＩ Ｒ２−ＩＡ５及びその反転信号Ｃ：依って出力
される０例えばインストフグＶロンデータＩＲ２〜ＩＲ
５が丁べて０−の場合にはアドレス信号ＡＤ１が′″１
１となり、インストククνヨンデータＩＲ２のみが１１
°の場合にはアドレス信号ＡＤ２が′１・となる、−万
インストククＶヨンデー！ＩＲＱ、ＩＲｌ及びその反転
信号は信号Ａ１〜Ａ４ｇ出力するＨＡＮＤグー）（ｌα
に選択的Ｃ二印加され、インストフクＶ！１ンＩＲＯ，
ＩＲＩで示される数字がＯのときは信号ＡＩ、１のとき
は信号人！、２のときは信号ＡＩ、５のときは信号Ａ４
が出力される。信号Ａ１〜Ａ４はＮＯＲゲート（９）に
印加され、ＮＯＲゲート（９）に印加された書き込み又
は読み出しの制御信号Ｒ／ Ｗ及びその反転信号に依り
、切り換えられて、アドレス信号ＷＡＩ〜ＷＡ４又はＲ
Ａｌ〜ＲＡ４として出力される。
ζ二遥択的に印加されるインストフグνヨンデに 一タＩ Ｒ２−ＩＡ５及びその反転信号Ｃ：依って出力
される０例えばインストフグＶロンデータＩＲ２〜ＩＲ
５が丁べて０−の場合にはアドレス信号ＡＤ１が′″１
１となり、インストククνヨンデータＩＲ２のみが１１
°の場合にはアドレス信号ＡＤ２が′１・となる、−万
インストククＶヨンデー！ＩＲＱ、ＩＲｌ及びその反転
信号は信号Ａ１〜Ａ４ｇ出力するＨＡＮＤグー）（ｌα
に選択的Ｃ二印加され、インストフクＶ！１ンＩＲＯ，
ＩＲＩで示される数字がＯのときは信号ＡＩ、１のとき
は信号人！、２のときは信号ＡＩ、５のときは信号Ａ４
が出力される。信号Ａ１〜Ａ４はＮＯＲゲート（９）に
印加され、ＮＯＲゲート（９）に印加された書き込み又
は読み出しの制御信号Ｒ／ Ｗ及びその反転信号に依り
、切り換えられて、アドレス信号ＷＡＩ〜ＷＡ４又はＲ
Ａｌ〜ＲＡ４として出力される。
即ち、？８Ｉ制御信号Ｒ／Ｗが“０°の場合に；はアド
レス信号ＲＡ１〜ＲＡ４が出力される読み出し状態であ
り、制御信号Ｒ／ Ｗが°１・の場合１；はアドレス信
号ＷＡ１〜ＷＡ４が出力される書き込み状態である８例
えば００番地（１６進数）Ｃ記憶されているデータ音パ
スフィンに送出する場合には。
レス信号ＲＡ１〜ＲＡ４が出力される読み出し状態であ
り、制御信号Ｒ／ Ｗが°１・の場合１；はアドレス信
号ＷＡ１〜ＷＡ４が出力される書き込み状態である８例
えば００番地（１６進数）Ｃ記憶されているデータ音パ
スフィンに送出する場合には。
４ｙストフクシヨンデータＩＲＱ〜ＩＲ５には１６進数
で表わされる００のデータが送出され、一方制御僅号Ｒ
／ Ｗ ｆｉ“０１となる。この場合直；はアドレス信
号ＡＤｌとＲＡｌとが“１′″となり、アドレス信号Ｒ
Ａ１に依って開かれるグー）（ｌ１二接続された入出力
線とアドレス信号ＡＤ１との交点のメモリーセル（２）
の内容がＲＡＭバッフ１（ｌか二記憶されデータバス（
二送出される。
で表わされる００のデータが送出され、一方制御僅号Ｒ
／ Ｗ ｆｉ“０１となる。この場合直；はアドレス信
号ＡＤｌとＲＡｌとが“１′″となり、アドレス信号Ｒ
Ａ１に依って開かれるグー）（ｌ１二接続された入出力
線とアドレス信号ＡＤ１との交点のメモリーセル（２）
の内容がＲＡＭバッフ１（ｌか二記憶されデータバス（
二送出される。
一方インストフクνヨンデータＩＲＯ〜ＩＲ５の６ピ１
トで指定されるアドレス数は６４であり。
トで指定されるアドレス数は６４であり。
第１記憶部ＲＡＭ１のみの容置であるが、第２記憶部Ｒ
ＡＭ２は容量が２０でありＩ１１記憶部ＲＡＭ１の７ド
レスと電複している。即ち、アドレス信号ＡＤ１２〜Ａ
Ｄ１６を出力するインストフグンヨンデータＩＲＯ〜Ｉ
Ｒ５と１ドレス信号ＡＤ １７〜ＡＤ２１ｔ−出力する
インストックＶ目ンデータＩＲＱ−ＩＲ５とは全く同じ
データが用いられている。具体的にはアドレス信号ＡＤ
１２とＡＤ １７を出力するインストフクνヨンデータ
ＩＲＣ）〜ＩＲ５は２０〜２１Ｐ、アドレス信号ＡＤ１
３．ＡＤ１４とＡＤ１８．ＡＤ１９な出力するデータは
５０〜５７．アドレス信号ＡＤ１５．ＡＤ１６とＡＤ２
０、ＡＤ２１ｔ’出力するデー４１！５８−４Ｆである
。しかし第１記憶ｇＲＡＭ１とｓ２記憶部ＲＡＭ２との
いずれを選択するかｔま°Ｉ’−Ｆν（４ハ５）（６）
４；依って決定される。Ｔ−ＦＦ（６）の出力Ｑはアド
レス信号＊Ｄ１７ｔ−出力するＮＡＮＤゲート（８）６
；印加され、インバータ（ｌｌ’ｊ’介した反転４１号
はアドレス信号ＡＤ１２’ｔ’出力するＨＡ）４Ｄゲー
ト（８）に印加される。またＴ −１’ ？ ＋５）の
出力Ｑはアドレス信号ＡＤ１８及びＡＤ １９ｔ−出力
するＨＡＮＤゲート（８に、インバータｕ’ｏｔ−介し
た反転信号は１ドＬ／ス信号ＡＤ１５及びＡＤ１４ｔ’
出力するＮＡＮＤゲー［８）（二印加され、更ＣＴ−Ｆ
ν（４）の出力Ｑはアドレス信号ＡＤ２０及びＡＤ２１
に出力するＨＡＮＤグー）（８３ｇ二、インバータ餞な
介した反転信号がアドレス信号ａＤ１５及びＡＤ１６ｔ
’出力ＴるＮＡＮＤゲート（掬≦二印加されている。従
って’Ｊ’−ｙ？（４ハ５バ６）がリセット状態の場合
Ｉ：はインバータＱ畦１１）（ＩＩの各出力が“１・と
なるためアドレス信号ＡＤ１２〜ムＤ１６の出力が可能
となりｉＪ１記憶ｆｉＡ ＲＡ Ｍ １が選択され、Ｔ
−Ｆ Ｆ （４）（５）（６）がセット状態になると
各出力Ｑが′１・となるためアドレス信号ＡＤ１７〜Ａ
Ｄ２１の出力が可能となりＳＺ記憶部ＲＡＭ２が選択さ
れる。またＴ −ＦＦ（４）ｉ５ハロ）の反転はＴ−Ｆ
Ｆ（４）（５ハロ）を指定できるＲＡＭ０ＨＡＮσ鷺命
令の実行に依って生じるデエンジ信号Ｃｕｔ、ＯＨ２及
びＯＨ３で各々独立して行なえる。従ってアドレス２０
〜２Ｆ、５．ｆ）〜５７゜５８〜５１？の各アドレス毎
Ｃ：、第１記憶部ＲＡＭ ｉと！Ｊ２記憶部ＲＡＭ２と
ン選択できるのである。
ＡＭ２は容量が２０でありＩ１１記憶部ＲＡＭ１の７ド
レスと電複している。即ち、アドレス信号ＡＤ１２〜Ａ
Ｄ１６を出力するインストフグンヨンデータＩＲＯ〜Ｉ
Ｒ５と１ドレス信号ＡＤ １７〜ＡＤ２１ｔ−出力する
インストックＶ目ンデータＩＲＱ−ＩＲ５とは全く同じ
データが用いられている。具体的にはアドレス信号ＡＤ
１２とＡＤ １７を出力するインストフクνヨンデータ
ＩＲＣ）〜ＩＲ５は２０〜２１Ｐ、アドレス信号ＡＤ１
３．ＡＤ１４とＡＤ１８．ＡＤ１９な出力するデータは
５０〜５７．アドレス信号ＡＤ１５．ＡＤ１６とＡＤ２
０、ＡＤ２１ｔ’出力するデー４１！５８−４Ｆである
。しかし第１記憶ｇＲＡＭ１とｓ２記憶部ＲＡＭ２との
いずれを選択するかｔま°Ｉ’−Ｆν（４ハ５）（６）
４；依って決定される。Ｔ−ＦＦ（６）の出力Ｑはアド
レス信号＊Ｄ１７ｔ−出力するＮＡＮＤゲート（８）６
；印加され、インバータ（ｌｌ’ｊ’介した反転４１号
はアドレス信号ＡＤ１２’ｔ’出力するＨＡ）４Ｄゲー
ト（８）に印加される。またＴ −１’ ？ ＋５）の
出力Ｑはアドレス信号ＡＤ１８及びＡＤ １９ｔ−出力
するＨＡＮＤゲート（８に、インバータｕ’ｏｔ−介し
た反転信号は１ドＬ／ス信号ＡＤ１５及びＡＤ１４ｔ’
出力するＮＡＮＤゲー［８）（二印加され、更ＣＴ−Ｆ
ν（４）の出力Ｑはアドレス信号ＡＤ２０及びＡＤ２１
に出力するＨＡＮＤグー）（８３ｇ二、インバータ餞な
介した反転信号がアドレス信号ａＤ１５及びＡＤ１６ｔ
’出力ＴるＮＡＮＤゲート（掬≦二印加されている。従
って’Ｊ’−ｙ？（４ハ５バ６）がリセット状態の場合
Ｉ：はインバータＱ畦１１）（ＩＩの各出力が“１・と
なるためアドレス信号ＡＤ１２〜ムＤ１６の出力が可能
となりｉＪ１記憶ｆｉＡ ＲＡ Ｍ １が選択され、Ｔ
−Ｆ Ｆ （４）（５）（６）がセット状態になると
各出力Ｑが′１・となるためアドレス信号ＡＤ１７〜Ａ
Ｄ２１の出力が可能となりＳＺ記憶部ＲＡＭ２が選択さ
れる。またＴ −ＦＦ（４）ｉ５ハロ）の反転はＴ−Ｆ
Ｆ（４）（５ハロ）を指定できるＲＡＭ０ＨＡＮσ鷺命
令の実行に依って生じるデエンジ信号Ｃｕｔ、ＯＨ２及
びＯＨ３で各々独立して行なえる。従ってアドレス２０
〜２Ｆ、５．ｆ）〜５７゜５８〜５１？の各アドレス毎
Ｃ：、第１記憶部ＲＡＭ ｉと！Ｊ２記憶部ＲＡＭ２と
ン選択できるのである。
第２図は第１図に示されたＲＡＭｇマルテアフーム截能
七有するｏｐυ方式の１子時針に利用した場合のアフー
ム処珈及び一致検出１０グクムＹ示すフローデャートで
ある。一般Ｃ二ＯＰＵ方式の電子時計では現在時刻のデ
ータ、アフーム時刻のデータはＲＡＭの所定アドレスＣ
二記憶さ吐ている。
七有するｏｐυ方式の１子時針に利用した場合のアフー
ム処珈及び一致検出１０グクムＹ示すフローデャートで
ある。一般Ｃ二ＯＰＵ方式の電子時計では現在時刻のデ
ータ、アフーム時刻のデータはＲＡＭの所定アドレスＣ
二記憶さ吐ている。
例えば第１８（二於いて、現在時刻の時分データはＴ−
ＦＦ（５）で選択できる第１記憶部ＲＡ、Ｍｌのアドレ
ス５４〜５７に各々各桁毎に記憶されている。
ＦＦ（５）で選択できる第１記憶部ＲＡ、Ｍｌのアドレ
ス５４〜５７に各々各桁毎に記憶されている。
一方２種類のアクーム時刻データはＴ−ＦＦ（６）で選
択されるｗｉｇ憶部ＲＡＭ１の１ドレス２０〜２Ｆと第
２記憶部ＲＡＭ２の１ドレス２０〜２Ｆに各々各桁毎に
記憶されている。
択されるｗｉｇ憶部ＲＡＭ１の１ドレス２０〜２Ｆと第
２記憶部ＲＡＭ２の１ドレス２０〜２Ｆに各々各桁毎に
記憶されている。
アクーム処理１０グフムは現在時刻の分桁への桁上げ処
理が行なわれた後実行される。分桁への桁上げ処理の場
合Ｃ；はＴ −Ｆ Ｆ １５）はリセットされたままで
あり、第１記憶部ＲＡＭ １が選択されて１が出力され
るが、命令実行中シニ先ず制御信号Ｒ／ Ｗが′０°と
なりアドレス信号ＲＡ１に依り第１記憶部ＲＡＭ１のア
ドレス５４（−記憶された現在時刻の分データがＲＡＭ
パ７ファａ９からデータバスχ介してＡＬＵ（演算処理
装置）Ｃ−人力されて１が加算され、この加算舖果は制
御信号Ｒ／Ｗが次Ｃ’ｌ’となることＣ；依すアドレス
償号ＷＡ１が“１′″となるので第１記憶部ＲＡＭ１の
アドレス５４（−書き込まれる。現在時刻の分の桁にキ
ャリーがあれば同様にしてｓ１１重部ＲＡＭ１のアドレ
ス５５に記憶された１０分データＣ二加算処理が為され
る。以下時及び１０時慣も同様である。
理が行なわれた後実行される。分桁への桁上げ処理の場
合Ｃ；はＴ −Ｆ Ｆ １５）はリセットされたままで
あり、第１記憶部ＲＡＭ １が選択されて１が出力され
るが、命令実行中シニ先ず制御信号Ｒ／ Ｗが′０°と
なりアドレス信号ＲＡ１に依り第１記憶部ＲＡＭ１のア
ドレス５４（−記憶された現在時刻の分データがＲＡＭ
パ７ファａ９からデータバスχ介してＡＬＵ（演算処理
装置）Ｃ−人力されて１が加算され、この加算舖果は制
御信号Ｒ／Ｗが次Ｃ’ｌ’となることＣ；依すアドレス
償号ＷＡ１が“１′″となるので第１記憶部ＲＡＭ１の
アドレス５４（−書き込まれる。現在時刻の分の桁にキ
ャリーがあれば同様にしてｓ１１重部ＲＡＭ１のアドレ
ス５５に記憶された１０分データＣ二加算処理が為され
る。以下時及び１０時慣も同様である。
加算処理された新しい現在時刻データはアク−ム処理１
０グクムＣ二依ってアラーム時刻と比較される。第１記
憶部１（ＡＭ ｉの１ドレス００〜２Ｂまでの所定アド
レス、例えばアドレス１９１／Ｊ所定ビツトかアラーム
背の発生な行なうか否かン示すフッツクとして用いられ
ており、アラーム処理１０グフムでは先ずアドレス１９
を指定し、所定ビットの判定な行なう、１クーム會の発
生を打なわない場合であればアフームー蚊検出馨行なわ
ずに次の１０グプム６二煽むが、アラーム背の発生１行
なう場合はサブルーテンの一致検出プａグブムシニジャ
ンプする。−板検出１０グフムは先ず塊社時°−の１０
時データが記憶されているアドレス６４を指定子１ａ送
出命令を実行Ｔるか、Ｔ−ＦＦ（５）（６）は共にリセ
ット状態であるためアドレス２０〜２？及び６０〜６７
は扇１に！憶部ｊ（ＡＭｌが選択されている。従ってア
ドレス６４ン指定Ｔる送出命令の実行５二依り制御信号
Ｒ／Ｗは“０°となるためアドレス信号ＡＤ１４及びＲ
ＡＩが出力され。
０グクムＣ二依ってアラーム時刻と比較される。第１記
憶部１（ＡＭ ｉの１ドレス００〜２Ｂまでの所定アド
レス、例えばアドレス１９１／Ｊ所定ビツトかアラーム
背の発生な行なうか否かン示すフッツクとして用いられ
ており、アラーム処理１０グフムでは先ずアドレス１９
を指定し、所定ビットの判定な行なう、１クーム會の発
生を打なわない場合であればアフームー蚊検出馨行なわ
ずに次の１０グプム６二煽むが、アラーム背の発生１行
なう場合はサブルーテンの一致検出プａグブムシニジャ
ンプする。−板検出１０グフムは先ず塊社時°−の１０
時データが記憶されているアドレス６４を指定子１ａ送
出命令を実行Ｔるか、Ｔ−ＦＦ（５）（６）は共にリセ
ット状態であるためアドレス２０〜２？及び６０〜６７
は扇１に！憶部ｊ（ＡＭｌが選択されている。従ってア
ドレス６４ン指定Ｔる送出命令の実行５二依り制御信号
Ｒ／Ｗは“０°となるためアドレス信号ＡＤ１４及びＲ
ＡＩが出力され。
第１記ｔｉｋ部Ｉ（ＡＭｉの１ドレス３４に記憶された
４在峙刻のｉｏｉ＠データかＲＡＭ八１へ７−からデー
タバスを介してＡＬＵに送出される０次Ｃニアドレス２
０１’指定する送出命令な実行するとアドレス信号ＡＤ
１２及びＲＡｉが出力されるので第１妃憶部ＲＡＭ１の
アドレス２０砿；記憶されたアラーム時刻の１０時デー
タがＡ Ｌ ＴＪ Ｊ：、送出される。
４在峙刻のｉｏｉ＠データかＲＡＭ八１へ７−からデー
タバスを介してＡＬＵに送出される０次Ｃニアドレス２
０１’指定する送出命令な実行するとアドレス信号ＡＤ
１２及びＲＡｉが出力されるので第１妃憶部ＲＡＭ１の
アドレス２０砿；記憶されたアラーム時刻の１０時デー
タがＡ Ｌ ＴＪ Ｊ：、送出される。
ＡＩ、Ｕに於いて、現在時刻の１０時データとアラーム
時刻の１０時データとが一致しているか否か判定され、
不一致であればそのままリターンする。
時刻の１０時データとが一致しているか否か判定され、
不一致であればそのままリターンする。
一致した場合６二はアドレス３５を指定する送出命令と
アドレス２Ｄな指定する退出命令とが実行され、第１記
憶部ＲＡＭ１のアドレスＳ５と２Ｄｇ：記憶された現在
時刻と１フ一ム時刻の１時データがＡＬＵに送出され比
較される。一致すると更にアドレス３６と２１とに記憶
された１０分データが比較され、これが一致すると更に
アドレス５７と２Ｆとに記憶された１分データとが比較
される。
アドレス２Ｄな指定する退出命令とが実行され、第１記
憶部ＲＡＭ１のアドレスＳ５と２Ｄｇ：記憶された現在
時刻と１フ一ム時刻の１時データがＡＬＵに送出され比
較される。一致すると更にアドレス３６と２１とに記憶
された１０分データが比較され、これが一致すると更に
アドレス５７と２Ｆとに記憶された１分データとが比較
される。
１分データまでの一致が検出されると１フ一ム會発生命
令−；依リアクーム信号を出力してリターンする。
令−；依リアクーム信号を出力してリターンする。
アクーム処理プログラムＣ；リターンすると次Ｃ；Ｔ
−Ｆ Ｆ（６）ｔ’セットするためＣ二ＲＡＭ ０Ｈ
ＡＮＧ罵３命令【実行する。これに依りデエンジ信号Ｏ
Ｈ３に′１＠となるパルスが生じ’ｒ−ＦＦ（６）がセ
ラ）され、アドレス２０〜２νを指定した場合Ｃ；は第
２記憶部ＲＡＭ２が選択される。この状態で次に一致検
出プａグフム６ニジャンプする。一致検出プログフムは
前述と同じ動作な行なうが、アラーム時刻の１０時、１
時、１０分、１分データの送出命令が実行されるとアド
レス信号ＡＤ１７が出力されるため第２妃憶部ＲＡＭ２
のアドレス２０〜２Ｆに記憶されたアラーム時刻データ
が送出される。−万アドレス３４−３７Ｙ指定する現在
時刻のデータの送出命令ではＴ−ＦＦ＋５）がリセット
状態であるためアドレス信号ＡＤ１４が出力されるので
前述と同じ第１記憶部ＲＡＭ１のアドレス５４〜５７が
指定される。
−Ｆ Ｆ（６）ｔ’セットするためＣ二ＲＡＭ ０Ｈ
ＡＮＧ罵３命令【実行する。これに依りデエンジ信号Ｏ
Ｈ３に′１＠となるパルスが生じ’ｒ−ＦＦ（６）がセ
ラ）され、アドレス２０〜２νを指定した場合Ｃ；は第
２記憶部ＲＡＭ２が選択される。この状態で次に一致検
出プａグフム６ニジャンプする。一致検出プログフムは
前述と同じ動作な行なうが、アラーム時刻の１０時、１
時、１０分、１分データの送出命令が実行されるとアド
レス信号ＡＤ１７が出力されるため第２妃憶部ＲＡＭ２
のアドレス２０〜２Ｆに記憶されたアラーム時刻データ
が送出される。−万アドレス３４−３７Ｙ指定する現在
時刻のデータの送出命令ではＴ−ＦＦ＋５）がリセット
状態であるためアドレス信号ＡＤ１４が出力されるので
前述と同じ第１記憶部ＲＡＭ１のアドレス５４〜５７が
指定される。
一致検出プσグラムが終了してリターンすると再びＲＡ
Ｍ ０ＨＡＮσｍ５命令が実行され％Ｔ−Ｆ Ｆ １
６）が反転しリセット状態となる。
Ｍ ０ＨＡＮσｍ５命令が実行され％Ｔ−Ｆ Ｆ １
６）が反転しリセット状態となる。
この様にＲＡＭ ０）ＩＡＮＧ冨命令でＴ−ＦＦ（４
Ｈ５）（６）のセット及びリセットな行なうこと直二値
り。
Ｈ５）（６）のセット及びリセットな行なうこと直二値
り。
同一１ドレスで指定される第１記憶部ＲＡＭ１と第２記
憶部ＲＡＭ２とｔ選択することができるものであり、異
なるデータに同一処理を行なう場合には異なるデータを
同一アドレスで指定される第１記憶部ＲＡＭＩと第２記
憶部ＲＡＭ２とに記憶させ、必要感＝応じてＲＡＭ
ＯＨＡＮＧｇ命令を実行した後サブルーテンにジャンプ
することに依って行なえ、プログツムの簡略１ヒどなる
ものである。
憶部ＲＡＭ２とｔ選択することができるものであり、異
なるデータに同一処理を行なう場合には異なるデータを
同一アドレスで指定される第１記憶部ＲＡＭＩと第２記
憶部ＲＡＭ２とに記憶させ、必要感＝応じてＲＡＭ
ＯＨＡＮＧｇ命令を実行した後サブルーテンにジャンプ
することに依って行なえ、プログツムの簡略１ヒどなる
ものである。
第２Ｉ！ｌの実施例ではマルテアフームの場合５二つい
て述べたが、デュアルタイムの加算処理、あるいはＲＡ
Ｍの所定アドレスｔワーキングレジスタとして用いた場
合割り込み処理のときの退避用として利用することもで
きるのである。
て述べたが、デュアルタイムの加算処理、あるいはＲＡ
Ｍの所定アドレスｔワーキングレジスタとして用いた場
合割り込み処理のときの退避用として利用することもで
きるのである。
上述の如（本発明１：依れば同一アドレスで指定される
メモツーセルの組が２組以上膜けられ、命令でセット及
びリセットされるフリツ１）ｇ７プでその組Ｙ遥択する
ことに依り、プログツムがサブルーテン化できプログツ
ムの簡略化が因れるものであり、史にインストラグジョ
ンデータのピット数Ｙ増丁ことなく ＲＡＭ容量Ｙ増加
Ｔることかできるものである。
メモツーセルの組が２組以上膜けられ、命令でセット及
びリセットされるフリツ１）ｇ７プでその組Ｙ遥択する
ことに依り、プログツムがサブルーテン化できプログツ
ムの簡略化が因れるものであり、史にインストラグジョ
ンデータのピット数Ｙ増丁ことなく ＲＡＭ容量Ｙ増加
Ｔることかできるものである。
第１図に本発明の実施例な示す回路図、第２図は第１図
１；示された実施例ｙｏｐａ方式の磁子時計Ｃ：利用し
た場合の１ａグフムン示すフローチャートである。 （１）−・・記憶＊、 （２）・・・メそツーセル、（
３ト・・アドレスデコーダ、（４）１５）（６）・−Ｔ
−ＦＦ、回・−ＲＡ Ｍバッフ１゜
１；示された実施例ｙｏｐａ方式の磁子時計Ｃ：利用し
た場合の１ａグフムン示すフローチャートである。 （１）−・・記憶＊、 （２）・・・メそツーセル、（
３ト・・アドレスデコーダ、（４）１５）（６）・−Ｔ
−ＦＦ、回・−ＲＡ Ｍバッフ１゜
Claims (1)
- 【特許請求の範囲】 １１ビツトのメモリーセルが多数開設けられ、アドレス
の指定を行なうデータ２二依って前記メモリーセルの複
数個が１組として指定されるＲＡＭ（ランダム・アクセ
ス・メモリー）Ｃ二於いて、同一データに依って指定さ
れる前記メモリーセルの組が少なくとも２組以上設けら
れ、命令に依ってセット及びリセットされるフリッププ
ロップに依り前記指定された２組以上のメモリーセルの
うち１組が選択されることを特徴とするＲＡＭのアドレ
ス方法。 ２、特許請求の範囲第１項に於いてｈＲ記ラフリッププ
ロップ複数個設けられ、各々独立してセット又はリセッ
トされることｔ特徴とするＲＡＭの１ドレス方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137181A JPS5839357A (ja) | 1981-08-31 | 1981-08-31 | Ｒａｍのアドレス方法 |
| US06/410,126 US4602347A (en) | 1981-08-31 | 1982-08-20 | Microcomputer addressing system and electronic timepiece utilizing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137181A JPS5839357A (ja) | 1981-08-31 | 1981-08-31 | Ｒａｍのアドレス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839357A true JPS5839357A (ja) | 1983-03-08 |
Family
ID=15192696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137181A Pending JPS5839357A (ja) | 1981-08-31 | 1981-08-31 | Ｒａｍのアドレス方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4602347A (ja) |
| JP (1) | JPS5839357A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283488A (ja) * | 1985-12-27 | 1987-12-09 | Nec Corp | デコ−ダ回路 |
| DE3752017T2 (de) * | 1986-03-20 | 1997-08-28 | Nippon Electric Co | Mikrorechner mit Zugriffsfähigkeit auf einen internen Speicher mit gewünschter variabler Zugriffszeit |
| US4891776A (en) * | 1986-08-15 | 1990-01-02 | Casio Computer Co., Ltd. | Electronic timepiece |
| US4958342A (en) * | 1987-03-11 | 1990-09-18 | Aristacom International, Inc. | Adaptive digital network interface |
| US4882727A (en) * | 1987-03-11 | 1989-11-21 | Aristacom International, Inc. | Adaptive digital network interface |
| US5003501A (en) * | 1988-06-07 | 1991-03-26 | Dallas Semiconductor Corporation | Precharge circuitry and bus for low power applications |
| US5050113A (en) * | 1988-06-17 | 1991-09-17 | Dallas Semiconductor Corporation | Low power timekeeping system |
| US5544078A (en) * | 1988-06-17 | 1996-08-06 | Dallas Semiconductor Corporation | Timekeeping comparison circuitry and dual storage memory cells to detect alarms |
| US5629907A (en) * | 1991-06-18 | 1997-05-13 | Dallas Semiconductor Corporation | Low power timekeeping system |
| US5347472A (en) * | 1988-06-17 | 1994-09-13 | Dallas Semiconductor Corporation | Precharge circuitry and bus for low power applications |
| US5159690A (en) * | 1988-09-30 | 1992-10-27 | Massachusetts Institute Of Technology | Multidimensional cellular data array processing system which separately permutes stored data elements and applies transformation rules to permuted elements |
| KR920000095B1 (ko) * | 1988-12-31 | 1992-01-06 | 삼성전자 주식회사 | 키폰시스템의 국선 발신 통화시간 표시방법 |
| US5579206A (en) * | 1993-07-16 | 1996-11-26 | Dallas Semiconductor Corporation | Enhanced low profile sockets and module systems |
| US5528463A (en) * | 1993-07-16 | 1996-06-18 | Dallas Semiconductor Corp. | Low profile sockets and modules for surface mountable applications |
| PL1621809T3 (pl) * | 2004-07-30 | 2008-05-30 | Sigma Dental Systems Emasdi Gmbh | Korpus oświetleniowy |
| US9835207B2 (en) * | 2013-02-26 | 2017-12-05 | Borgwarner Torqtransfer Systems Ab | Method for operating a hydraulic disc coupling in an AWD vehicle and a coupling therefore |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4348743A (en) * | 1976-09-27 | 1982-09-07 | Mostek Corporation | Single chip MOS/LSI microcomputer with binary timer |
| US4227247A (en) * | 1977-10-12 | 1980-10-07 | Eaton Corporation | Integrated circuit controller programmable with unidirectional-logic instructions representative of sequential wire nodes and circuit elements of a ladder diagram |
| US4238832A (en) * | 1978-02-17 | 1980-12-09 | Casio Computer Co., Ltd. | Time data processing apparatus |
| US4200919A (en) * | 1978-12-05 | 1980-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Apparatus for expanding the memory of a mini-computer system |
| JPS5595892A (en) * | 1979-01-17 | 1980-07-21 | Hitachi Ltd | Electronic digital multi-function watch |
| US4245323A (en) * | 1979-01-26 | 1981-01-13 | Copal Co., Ltd. | Electronic calculator with time display function |
| CH641923B (fr) * | 1980-02-12 | Ebauches Sa | Montre munie d'un micro-ordinateur. | |
| GB2084361B (en) * | 1980-09-19 | 1984-11-21 | Sony Corp | Random access memory arrangements |
| US4475176A (en) * | 1981-08-06 | 1984-10-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory control system |
| US4408305A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Memory with permanent array division capability |
-
1981
- 1981-08-31 JP JP56137181A patent/JPS5839357A/ja active Pending
-
1982
- 1982-08-20 US US06/410,126 patent/US4602347A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4602347A (en) | 1986-07-22 |
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