JPH07113919B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH07113919B2 JPH07113919B2 JP62275544A JP27554487A JPH07113919B2 JP H07113919 B2 JPH07113919 B2 JP H07113919B2 JP 62275544 A JP62275544 A JP 62275544A JP 27554487 A JP27554487 A JP 27554487A JP H07113919 B2 JPH07113919 B2 JP H07113919B2
- Authority
- JP
- Japan
- Prior art keywords
- external terminal
- peripheral
- microprocessor
- cpu
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCPU、ペリフェラル、RAM、ROM等を有するマイ
クロプロセッサの構造に係り、特にCPU制御用外部端
子、ペリフェラル制御用外部端子、および内部バスに接
続された外部端子を有し、マイクロプロセッサの内部機
能を選択的に使用可能なマイクロプロセッサに関する。
クロプロセッサの構造に係り、特にCPU制御用外部端
子、ペリフェラル制御用外部端子、および内部バスに接
続された外部端子を有し、マイクロプロセッサの内部機
能を選択的に使用可能なマイクロプロセッサに関する。
第１図は従来のマイクロプロセッサの概略回路構成図、
第２図はマイクロコントローラ（MCU）と言われる従来
の他のマイクロプロセッサの概略回路構成図である。な
お、本明細書においてマイクロプロセッサ（μＰ）なる
言葉はMCUを含むこととする。第２図において、μP1はC
PU2、ROM3、RAM4、コントローラ５、ペリフェラル６、I
/O等を一体とした集積回路（IC）で構成されている。し
たがつて、μP1はその内部にプログラム・CPUをおおい
かくし、外部端子９にはペリフェラル６の信号のみが出
力され、内部で使用されるデータバス信号、アドレスバ
ス信号、コントロール信号は出力されない構造となつて
いる。従来のμＰの中には破線で示したようにデータバ
ッフア７、アドレスバッフア８を介してこれらに対する
信号を外部端子10に出力しているものもある。しかしな
がら、殆んどのμＰはそのペリフェラル信号出力本数を
できるだけ多くする為に内部のデータバス信号、アドレ
スバス信号を外部端子に出力する事はない。これらの内
部信号を外部端子に出力する構造のμＰでも、ペリフェ
ラルに対する信号線数を犠牲にしてこれら内部信号用信
号線を出力させている。なお、ペリフェラル６とは、例
えばタイマA/D変換器、パルス幅変調器（PWM）などを含
むものである。
第２図はマイクロコントローラ（MCU）と言われる従来
の他のマイクロプロセッサの概略回路構成図である。な
お、本明細書においてマイクロプロセッサ（μＰ）なる
言葉はMCUを含むこととする。第２図において、μP1はC
PU2、ROM3、RAM4、コントローラ５、ペリフェラル６、I
/O等を一体とした集積回路（IC）で構成されている。し
たがつて、μP1はその内部にプログラム・CPUをおおい
かくし、外部端子９にはペリフェラル６の信号のみが出
力され、内部で使用されるデータバス信号、アドレスバ
ス信号、コントロール信号は出力されない構造となつて
いる。従来のμＰの中には破線で示したようにデータバ
ッフア７、アドレスバッフア８を介してこれらに対する
信号を外部端子10に出力しているものもある。しかしな
がら、殆んどのμＰはそのペリフェラル信号出力本数を
できるだけ多くする為に内部のデータバス信号、アドレ
スバス信号を外部端子に出力する事はない。これらの内
部信号を外部端子に出力する構造のμＰでも、ペリフェ
ラルに対する信号線数を犠牲にしてこれら内部信号用信
号線を出力させている。なお、ペリフェラル６とは、例
えばタイマA/D変換器、パルス幅変調器（PWM）などを含
むものである。
以上のような従来のマイクロプロセッサでは次のようは
欠点がある。
欠点がある。
まず、第１に、内部バス信号が外部端子に出力されてい
ないため、エミュレータに使用できない。第２に、CP
U、ペリフェラル、RAM、ROM等が親密に結合しているた
め、これらを独立させて、選択的に使用することができ
ない。第３に、かかる親密性のために、μＰ内のペリフ
ェラルのみを外部から使用することができない。最近の
μＰはCPUの性能向上に限らずペリフェラルの性能も向
上しているので、ペリフェラルのみを使用できないこと
は大変不効率である。第４に、内部信号を外部端子に出
力する構造のμＰはペリフェラルの信号線数を犠牲にし
たり、また動作モードによつて外部端子の同一端子が内
部信号になつたり、ペリフェラル信号になつたりし、エ
ミュレータ等の製作にはペリフェラル部分をCPUとは別
のハードウェアで作る必要性が生ずる。このことはエミ
ュレータの形状を大きくし、高価となる。また、かかる
構造のμＰでも内部の性能を選択的に使用することはで
きない。
ないため、エミュレータに使用できない。第２に、CP
U、ペリフェラル、RAM、ROM等が親密に結合しているた
め、これらを独立させて、選択的に使用することができ
ない。第３に、かかる親密性のために、μＰ内のペリフ
ェラルのみを外部から使用することができない。最近の
μＰはCPUの性能向上に限らずペリフェラルの性能も向
上しているので、ペリフェラルのみを使用できないこと
は大変不効率である。第４に、内部信号を外部端子に出
力する構造のμＰはペリフェラルの信号線数を犠牲にし
たり、また動作モードによつて外部端子の同一端子が内
部信号になつたり、ペリフェラル信号になつたりし、エ
ミュレータ等の製作にはペリフェラル部分をCPUとは別
のハードウェアで作る必要性が生ずる。このことはエミ
ュレータの形状を大きくし、高価となる。また、かかる
構造のμＰでも内部の性能を選択的に使用することはで
きない。
本発明は上述した欠点を除去するためになされたもの
で、μＰの構造を新規な構造とし、CPU制御用外部端
子、ペリフェラル制御用外部端子、および内部バスに接
続された外部端子を設けることにより、μＰの内部機能
を選択的に使用できるようにすると共に、エミュレータ
を実現できるマイクロプロセッサを提供することであ
る。
で、μＰの構造を新規な構造とし、CPU制御用外部端
子、ペリフェラル制御用外部端子、および内部バスに接
続された外部端子を設けることにより、μＰの内部機能
を選択的に使用できるようにすると共に、エミュレータ
を実現できるマイクロプロセッサを提供することであ
る。
本発明の目的は、CPU制御用外部端子、ペリフェラル制
御用外部端子、RAM、ROM制御用外部端子、およびCPU、
ペリフェラル、RAM、ROMに共通使用される内部バス用外
部端子を設けると共に、CPU.ペリフェラル、RAM、ROMを
独立に制御できるようにすることにより達成される。
御用外部端子、RAM、ROM制御用外部端子、およびCPU、
ペリフェラル、RAM、ROMに共通使用される内部バス用外
部端子を設けると共に、CPU.ペリフェラル、RAM、ROMを
独立に制御できるようにすることにより達成される。
第３図は本発明の一実施例によるマイクロプロセッサ30
の回路ブロック図である。第２図と同一部分には同一符
号を付してある。CPU2側に、これに接続されたCPUデー
タバッフア18、CPUアドレスバッフア19、CPUコントロー
ル信号バッフア20を設け、またこれらとは独立して、ペ
リフェラル６側に、これに接続されたペリフェラルデー
タバッフア21、ペリフェラルアドレスバッフア22、ペリ
フェラルコントロール信号バッフア23を設ける。また独
立してメモリ28、29側に、これに接続されたメモリアド
レスバッフア24、メモリデータバッフア25を設ける。そ
してCPU側バッフア群18、19、20に接続されたCPU制御用
外部端子（１ビット）11、ペリフェラル側バッフア群2
1、22、23に接続されたペリフェラル制御用外部端子
（１ビット）12、メモリ側バッフア群24、25に接続され
たメモリ制御用外部端子（１ビット）13を設ける。また
CPU側バツフア群、ペリフェラル側バツフア群、メモリ
側バッフア群の各対応するバッフアに共通接続されたデ
ータバス（例えば８ビット）31、アドレスバス（例えば
16ビット）32、コントロールバス33に対する内部バス用
外部端子14を設ける。さらにペリフェラル６の出力信号
（複数ビット）に対する外部端子17を設ける。
の回路ブロック図である。第２図と同一部分には同一符
号を付してある。CPU2側に、これに接続されたCPUデー
タバッフア18、CPUアドレスバッフア19、CPUコントロー
ル信号バッフア20を設け、またこれらとは独立して、ペ
リフェラル６側に、これに接続されたペリフェラルデー
タバッフア21、ペリフェラルアドレスバッフア22、ペリ
フェラルコントロール信号バッフア23を設ける。また独
立してメモリ28、29側に、これに接続されたメモリアド
レスバッフア24、メモリデータバッフア25を設ける。そ
してCPU側バッフア群18、19、20に接続されたCPU制御用
外部端子（１ビット）11、ペリフェラル側バッフア群2
1、22、23に接続されたペリフェラル制御用外部端子
（１ビット）12、メモリ側バッフア群24、25に接続され
たメモリ制御用外部端子（１ビット）13を設ける。また
CPU側バツフア群、ペリフェラル側バツフア群、メモリ
側バッフア群の各対応するバッフアに共通接続されたデ
ータバス（例えば８ビット）31、アドレスバス（例えば
16ビット）32、コントロールバス33に対する内部バス用
外部端子14を設ける。さらにペリフェラル６の出力信号
（複数ビット）に対する外部端子17を設ける。
上記のように構成したμP30は次のように動作する。第
４図は動作説明図であり、CPU2、ペリフェラル６、メモ
リ28、29に対する切換動作に対し、制御用外部端子11、
12、13が如何に付勢されるかを示したものである。○印
は付勢状態、×印は非付勢状態を示している。なお、デ
ータバス31、アドレスバス32、コントロールバス33にお
ける信号は各切換状態に応じて共通に使用される。例え
ば、CP2のみを動作させる場合には（イの状態）、CPU制
御用外部端子11は付勢状態、ペリフェラルおよびメモリ
制御用外部端子12、13は非付勢状態にされ、CPU2は内部
バス31、32、33の信号に従つて動作する。また、外部の
CPUがペリフェラル６の状態を処理できるようにするた
めには（ロの状態）、ペリフェラル制御用外部端子12の
みを付勢状態にし、内部バス31、32、33の信号に従つて
処理できる。エミュレータとしてこのμＰを使用する場
合には（ハの状態）、CPU制御用外部端子11およびペリ
フェラル制御用外部端子12を付勢し、メモリ制御用外部
端子13を非付勢状態にし、外部端子14に出力された内部
バス31、32、33の信号を用いて回路を構成する。このよ
うに各制御用外部端子の付勢状態により、切換動作を行
なうことができる。
４図は動作説明図であり、CPU2、ペリフェラル６、メモ
リ28、29に対する切換動作に対し、制御用外部端子11、
12、13が如何に付勢されるかを示したものである。○印
は付勢状態、×印は非付勢状態を示している。なお、デ
ータバス31、アドレスバス32、コントロールバス33にお
ける信号は各切換状態に応じて共通に使用される。例え
ば、CP2のみを動作させる場合には（イの状態）、CPU制
御用外部端子11は付勢状態、ペリフェラルおよびメモリ
制御用外部端子12、13は非付勢状態にされ、CPU2は内部
バス31、32、33の信号に従つて動作する。また、外部の
CPUがペリフェラル６の状態を処理できるようにするた
めには（ロの状態）、ペリフェラル制御用外部端子12の
みを付勢状態にし、内部バス31、32、33の信号に従つて
処理できる。エミュレータとしてこのμＰを使用する場
合には（ハの状態）、CPU制御用外部端子11およびペリ
フェラル制御用外部端子12を付勢し、メモリ制御用外部
端子13を非付勢状態にし、外部端子14に出力された内部
バス31、32、33の信号を用いて回路を構成する。このよ
うに各制御用外部端子の付勢状態により、切換動作を行
なうことができる。
以上の説明より明らかなように、本発明によれば、マイ
クロプロセッサの内部機能を選択的に切換えて使用する
ことができるので、マイクロプロセッサの応用範囲を拡
げることができ、またエミュレータを実現することがで
きる。
クロプロセッサの内部機能を選択的に切換えて使用する
ことができるので、マイクロプロセッサの応用範囲を拡
げることができ、またエミュレータを実現することがで
きる。
第１図および第２図は従来のマイクロプロセッサの概略
回路構成図、第３図は本発明の実施例によるマイクロプ
ロセッサの概略回路構成図、第４図は第３図に示したマ
イクロプロセッサの動作説明図である。
回路構成図、第３図は本発明の実施例によるマイクロプ
ロセッサの概略回路構成図、第４図は第３図に示したマ
イクロプロセッサの動作説明図である。
Claims (4)
- 【請求項１】CPUおよびメモリを内蔵し、前記CPUおよび
前記メモリに接続された内部バスを外部に接続する端子
を有するマイクロプロセッサにおいて、 必要に応じて少なくとも一部の前記メモリを前記内部バ
スから切り離す手段 を有することを特徴とするマイクロプロセッサ。 - 【請求項２】前記メモリがRAMを有することを特徴とす
る特許請求の範囲第１項記載のマイクロプロセッサ。 - 【請求項３】前記メモリがROMを有することを特徴とす
る特許請求の範囲第１項記載のマイクロプロセッサ。 - 【請求項４】前記マイクロプロセッサが、ペリフェラル
を内蔵し、前記ペリフェラルは前記内部バスに接続され
ることを特徴とする特許請求の範囲第１項記載のマイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275544A JPH07113919B2 (ja) | 1987-10-30 | 1987-10-30 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275544A JPH07113919B2 (ja) | 1987-10-30 | 1987-10-30 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116860A JPH01116860A (ja) | 1989-05-09 |
| JPH07113919B2 true JPH07113919B2 (ja) | 1995-12-06 |
Family
ID=17556929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275544A Expired - Lifetime JPH07113919B2 (ja) | 1987-10-30 | 1987-10-30 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113919B2 (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498546A (en) * | 1978-01-23 | 1979-08-03 | Nec Corp | Test system for data processor |
| JPS583054A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS5831621A (ja) * | 1981-08-19 | 1983-02-24 | Hitachi Denshi Ltd | スケルチ回路 |
| JPS6043757A (ja) * | 1983-08-22 | 1985-03-08 | Hitachi Ltd | １チツプのマイクロコンピユ−タ |
| JPS60173631A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 制御プログラム切換え方式 |
| JPS60211561A (ja) * | 1984-04-06 | 1985-10-23 | Hitachi Ltd | マイクロコンピユ−タ |
| JPS6152765A (ja) * | 1984-08-21 | 1986-03-15 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JPS6172352A (ja) * | 1984-09-18 | 1986-04-14 | Matsushita Electric Ind Co Ltd | １チツプマイクロプロセツサ |
| JPS62127962A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | マイクロコンピユ−タ |
| JPS62154163A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 混成集積回路装置 |
| JP2957177B2 (ja) * | 1986-03-20 | 1999-10-04 | 日本電気株式会社 | マイクロコンピユータ |
-
1987
- 1987-10-30 JP JP62275544A patent/JPH07113919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116860A (ja) | 1989-05-09 |
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