JPH04349563A - ソフトウェアダウンロード方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はソフトウェアダウンロー
ド方式に関し、特に同一基板上に構成され全く同じ処理
を行う互いに独立したＣＰＵ（Ｃｅｎｔｒａｌ　　Ｐｒ
ｏｃｅｓｓｉｎｇ　　Ｕｎｉｔ）搭載回路を複数備える
ユニットにおけるソフトウェアダウンロード方式に関す
る。

【０００２】

【従来の技術】従来、この種のユニットでは、例えば図
４に示すように、同一基板上に全く同じ処理を行う互い
に独立したＣＰＵ搭載回路４１，４２および４３を複数
備えており、各ＣＰＵ搭載回路４１，４２および４３毎
に、ＣＰＵ４１１，４２１および４３１と、ＲＯＭ（Ｒ
ｅａｄ　　Ｏｎｌｙ　　Ｍｅｍｏｒｙ）４１２，４２２
および４３２と、ＲＡＭ（Ｒａｎｄｏｍ　　Ａｃｃｅｓ
ｓ　　Ｍｅｍｏｒｙ）４１３，４２３および４３３と、
ＣＰＵバス４１４，４２４および４３４とがそれぞれ設
けられていた。

【０００３】

【発明が解決しようとする課題】上述した従来のユニッ
トでは、ＣＰＵ搭載回路毎にＲＯＭがそれぞれ設けられ
ていたので、ＣＰＵ搭載回路の数だけＲＯＭが必要であ
り、ＲＯＭに格納されたソフトウェアに変更があった場
合にはすべてのＣＰＵ搭載回路のＲＯＭを交換しなけれ
ばならないという問題点があった。

【０００４】また、ＲＯＭの実装スペースを大きくとる
という問題点があった。

【０００５】本発明の目的は、上述の点に鑑み、１つの
ＣＰＵ搭載回路に設けられたＲＯＭ上のソフトウェアを
他のＣＰＵ搭載回路のＲＡＭに転送することでＲＯＭの
数を減らすようにしたソフトウェアダウンロード方式を
提供することにある。

【０００６】

【課題を解決するための手段】本発明のソフトウェアダ
ウンロード方式は、同一基板上に構成され全く同じ処理
を行う互いに独立したＣＰＵ搭載回路を複数備えるユニ
ットにおいて、１つのＣＰＵ搭載回路に設けられ転送プ
ログラムおよび制御プログラムを含むソフトウェアを格
納するＲＯＭと、他のＣＰＵ搭載回路に設けられ前記Ｒ
ＯＭの制御プログラムをダウンロードされるＲＡＭと、
前記１つのＣＰＵ搭載回路のＣＰＵからの指示により前
記他のＣＰＵ搭載回路におけるＣＰＵとＣＰＵバスとの
接続を断続する第１の断続手段と、前記１つのＣＰＵ搭
載回路のＣＰＵからの指示により前記１つのＣＰＵ搭載
回路のＣＰＵバスと前記他のＣＰＵ搭載回路のＣＰＵバ
スとの接続を断続する第２の断続手段とを有する。

【０００７】

【作用】本発明のソフトウェアダウンロード方式では、
１つのＣＰＵ搭載回路に設けられたＲＯＭが転送プログ
ラムおよび制御プログラムを含むソフトウェアを格納し
、他のＣＰＵ搭載回路に設けられたＲＡＭがＲＯＭの制
御プログラムをダウンロードされ、、第１の断続手段が
１つのＣＰＵ搭載回路のＣＰＵからの指示により他のＣ
ＰＵ搭載回路におけるＣＰＵとＣＰＵバスとの接続を断
続し、第２の断続手段が１つのＣＰＵ搭載回路のＣＰＵ
からの指示により１つのＣＰＵ搭載回路のＣＰＵバスと
前記他のＣＰＵ搭載回路のＣＰＵバスとの接続を断続す
る。

【０００８】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【０００９】図１は、本発明の一実施例に係るソフトウ
ェアダウンロード方式が適用されたユニットの構成を示
すブロック図である。このユニットは、３つのＣＰＵ搭
載回路１，２および３を備える。

【００１０】ＣＰＵ搭載回路１は、ＣＰＵ１１と、転送
プログラムおよび制御プログラムを含むソフトウェアを
格納するＲＯＭ１２と、ＲＡＭ１３と、ＣＰＵバス１４
とから構成されている。

【００１１】ＣＰＵ搭載回路２および３は、ＣＰＵ２１
および３１と、ダウンロード用のＲＡＭ２２および３２
と、ＲＡＭ２３および３３と、ＣＰＵバス２４および３
４と、ＣＰＵ２１および３１とＣＰＵバス２４および３
４との間に介挿されたトライステートバッファ２５およ
び３５とからそれぞれ構成されている。トライステート
バッファ２５および３５は、第１の断続手段を構成する
。

【００１２】また、ＣＰＵ搭載回路１のＣＰＵバス１４
とＣＰＵ搭載回路２のＣＰＵバス２４とはトライステー
トバッファ５１を介して接続され、ＣＰＵ搭載回路２の
ＣＰＵバス２４とＣＰＵ搭載回路３のＣＰＵバス３４と
はトライステートバッファ５２を介して接続されている
。トライステートバッファ５１および５２は、第２の断
続手段を構成する。

【００１３】さらに、ＣＰＵ搭載回路１のＣＰＵ１１の
制御出力端子は、トライステートバッファ２５および３
５の制御入力端子に接続されるとともに、さらにインバ
ータ５３を介してトライステートバッファ５１および５
２の制御入力端子にも接続されている。

【００１４】次に、このように構成された本実施例のソ
フトウェアダウンロード方式の動作について説明する。

【００１５】ユニットの立上げ時には、まずＣＰＵ搭載
回路１のみが立ち上がり、ＣＰＵ１１がＲＯＭ１２中の
転送プログラムを起動して、ＣＰＵ搭載回路１のＲＯＭ
１２中の制御プログラムをＣＰＵ搭載回路２および３の
ＲＡＭ２２および３２に転送するために、制御出力端子
をハイレベルとする。すると、ＣＰＵ搭載回路２および
３のトライステートバッファ２５および３５の制御入力
端子がハイレベルとなり、トライステートバッファ２５
および３５の出力端子はハイインピーダンス状態となる
。この結果、ＣＰＵ搭載回路２および３のＣＰＵ２１お
よび３１はそれぞれのＣＰＵバス２４および３４から切
り離される（図２参照）。

【００１６】また、インバータ５３を介してトライステ
ートバッファ５１および５２の制御入力端子がロウレベ
ルとなり、トライステートバッファ５１および５２はア
クティブ状態となる。この結果、ＣＰＵ搭載回路１のＣ
ＰＵバス１４とＣＰＵ搭載回路２および３のＣＰＵバス
２４および３４とは互いに接続され、ＣＰＵ搭載回路２
および３のＲＡＭ２２および３２はＣＰＵ搭載回路１の
ＣＰＵ１１のメモリ空間上に存在することになる（図２
参照）。

【００１７】この図２の状態から、ＣＰＵ１１は、ＲＯ
Ｍ１２中の転送プログラムにより、まずＲＯＭ１２中の
制御プログラムをＣＰＵ搭載回路２のＲＡＭ２２に転送
し、次にＣＰＵ搭載回路３のＲＡＭ３２に転送する。

【００１８】ＲＯＭ１２中の制御プログラムがＲＡＭ２
２および３２に転送された後、ＣＰＵ搭載回路１のＣＰ
Ｕ１１は、転送後の運用状態ではＣＰＵバス１４，２４
および３４を互いに切り離して独立させる必要があるの
で、制御出力端子をロウレベルとする。すると、ＣＰＵ
搭載回路２および３のトライステートバッファ２５およ
び３５の制御入力端子がロウレベルとなり、トライステ
ートバッファ２５および３５はアクティブ状態となる。 この結果、ＣＰＵ搭載回路２および３のＣＰＵ２１およ
び３１はそれぞれのＣＰＵバス２４および３４に接続さ
れる（図３参照）。

【００１９】また、インバータ５３を介してトライステ
ートバッファ５１および５２の制御入力端子がハイレベ
ルとなり、トライステートバッファ５１および５２の出
力端子はハイインピーダンス状態となる。この結果、Ｃ
ＰＵ搭載回路１のＣＰＵバス１４と、ＣＰＵ搭載回路２
のＣＰＵバス２４と、ＣＰＵ搭載回路３のＣＰＵバス３
４とは互いに切り離される（図３参照）。

【００２０】この後、各ＣＰＵ搭載回路１，２および３
のＣＰＵ１１，２１および３１は、ＲＯＭ１２，ＲＡＭ
２２およびＲＡＭ３２中の制御プログラムにより、運用
状態に入る。

【００２１】なお、上記実施例では、ユニットに備えら
れているＣＰＵ搭載回路が３つの場合を例にとって説明
したが、ＣＰＵ搭載回路は２つ以上であればいくつであ
ってもよいことはいうまでもない。

【００２２】また、ＣＰＵ搭載回路２および３にダウン
ロード用のＲＡＭ２２および３２を他のＲＡＭ２３およ
び３３とは別に設けた例を示したが、ダウンロード用の
ＲＡＭ２２および３２を特に設けずに、ＲＡＭ２３およ
び３３で兼用するようにしてもよいことはいうまでもな
い。

【００２３】

【発明の効果】以上説明したように本発明は、１つのＣ
ＰＵ搭載回路だけにＲＯＭを持たせ、他のＣＰＵ搭載回
路にはＲＡＭを持たせて、ＣＰＵバスを制御することに
より、ＲＯＭを持つＣＰＵ搭載回路からＲＯＭを持たな
いＣＰＵ搭載回路のＲＡＭに制御プログラムを次々と転
送（ダウンロード）することができ、ユニット全体での
ＲＯＭの数を減らすことができるので、ＲＯＭに格納さ
れたソフトウェアに変更があった場合でも１つのＲＯＭ
を交換すればすむという効果がある。

【００２４】また、ＲＯＭの実装スペースを小さくする
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るソフトウェアダウンロ
ード方式が適用されたユニットの構成を示す回路ブロッ
ク図である。

【図２】図１中の１つのＣＰＵ搭載回路がＲＯＭの制御
プログラムを他のＣＰＵ搭載回路のＲＡＭに転送すると
きのＣＰＵバスの状態を示す図である。

【図３】図１中の１つのＣＰＵ搭載回路によるＲＯＭの
制御プログラムの転送後に各ＣＰＵが運用状態に入った
ときのＣＰＵバスの状態を示す図である。

【図４】従来のＣＰＵ搭載回路を複数備えるユニットの
構成を示す回路ブロック図である。

【符号の説明】

１，２，３　　ＣＰＵ搭載回路 １１，２１，３１　　ＣＰＵ １２　　ＲＯＭ １３，２２，２３，３２，３３　　ＲＡＭ１４，２４，
３４　　ＣＰＵバス ２５，３５　　トライステートバッファ（第１の断続手
段） ５１，５２　　トライステートバッファ（第２の断続手
段） ５３　　インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　同一基板上に構成され全く同じ処理を
   行う互いに独立したＣＰＵ搭載回路を複数備えるユニッ
   トにおいて、１つのＣＰＵ搭載回路に設けられ転送プロ
   グラムおよび制御プログラムを含むソフトウェアを格納
   するＲＯＭと、他のＣＰＵ搭載回路に設けられ前記ＲＯ
   Ｍの制御プログラムをダウンロードされるＲＡＭと、前
   記１つのＣＰＵ搭載回路のＣＰＵからの指示により前記
   他のＣＰＵ搭載回路におけるＣＰＵとＣＰＵバスとの接
   続を断続する第１の断続手段と、前記１つのＣＰＵ搭載
   回路のＣＰＵからの指示により前記１つのＣＰＵ搭載回
   路のＣＰＵバスと前記他のＣＰＵ搭載回路のＣＰＵバス
   との接続を断続する第２の断続手段とを有することを特
   徴とするソフトウェアダウンロード方式。