JP2730359B2 - セントラルプロセッサバス切替装置 - Google Patents
セントラルプロセッサバス切替装置Info
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- JP2730359B2 JP2730359B2 JP31496791A JP31496791A JP2730359B2 JP 2730359 B2 JP2730359 B2 JP 2730359B2 JP 31496791 A JP31496791 A JP 31496791A JP 31496791 A JP31496791 A JP 31496791A JP 2730359 B2 JP2730359 B2 JP 2730359B2
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- JP
- Japan
- Prior art keywords
- central processor
- switching device
- bus switching
- processor bus
- circuit
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- Multi Processors (AREA)
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数のセントラルプロ
セッサ搭載回路を有するユニットのセントラルプロセッ
サバス切替装置に利用する。特に、同一の処理をそれぞ
れ行う複数の互いに独立したセントラルプロセッサ搭載
回路を有するユニットのソフトウェアダウンロード時に
おけるセントラルプロセッサバス切替装置に関するもの
である。
セッサ搭載回路を有するユニットのセントラルプロセッ
サバス切替装置に利用する。特に、同一の処理をそれぞ
れ行う複数の互いに独立したセントラルプロセッサ搭載
回路を有するユニットのソフトウェアダウンロード時に
おけるセントラルプロセッサバス切替装置に関するもの
である。
【０００２】
【従来の技術】図５は従来例のセントラルプロセッサバ
ス切替装置のブロック構成図である。従来、セントラル
プロセッサバス切替装置は、図５に示すように、１ユニ
ットにセントラルプロセッサ（以下、ＣＰＵと云う。）
１１およびランダムアクセスメモリ（以下、ＲＡＭと云
う。）１３を含み全く同じ処理を行うセントラルプロセ
ッサ搭載回路１０を複数個搭載しており、リードオンリ
メモリ（以下、ＲＯＭと云う。）１２もセントラルプロ
セッサ搭載回路１０の数だけ設け、ソフトウェアの変更
時にはすべてのＲＯＭ１２を交換する必要があった。
ス切替装置のブロック構成図である。従来、セントラル
プロセッサバス切替装置は、図５に示すように、１ユニ
ットにセントラルプロセッサ（以下、ＣＰＵと云う。）
１１およびランダムアクセスメモリ（以下、ＲＡＭと云
う。）１３を含み全く同じ処理を行うセントラルプロセ
ッサ搭載回路１０を複数個搭載しており、リードオンリ
メモリ（以下、ＲＯＭと云う。）１２もセントラルプロ
セッサ搭載回路１０の数だけ設け、ソフトウェアの変更
時にはすべてのＲＯＭ１２を交換する必要があった。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来例のセントラルプロセッサバス切替装置では、ソフト
ウェアに変更があった場合に、すべてのＲＯＭを交換し
なければならず、かつユニット上でＲＯＭの実装スペー
スを大きくとらなければならない問題点があった。
来例のセントラルプロセッサバス切替装置では、ソフト
ウェアに変更があった場合に、すべてのＲＯＭを交換し
なければならず、かつユニット上でＲＯＭの実装スペー
スを大きくとらなければならない問題点があった。
【０００４】本発明は上記の問題点を解決するもので、
リードオンリメモリの数を低減し、かつリードオンリメ
モリの実装スペースを小さくできるセントラルプロセッ
サバス切替装置を提供することを目的とする。
リードオンリメモリの数を低減し、かつリードオンリメ
モリの実装スペースを小さくできるセントラルプロセッ
サバス切替装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、同一の処理を
それぞれ行い互いに独立した複数のセントラルプロセッ
サ搭載回路を備え、上記複数のセントラルプロセッサ搭
載回路はそれぞれ、セントラルプロセッサと、ランダム
アクセスメモリとを含むセントラルプロセッサバス切替
装置において、上記複数の内の一つのセントラルプロセ
ッサ搭載回路に制御プログラムを格納するリードオンリ
メモリを設け、上記複数の内の他のセントラルプロセッ
サ搭載回路は自セントラルプロセッサおよび上記一つの
セントラルプロセッサ搭載回路のセントラルプロセッサ
に接続されこのセントラルプロセッサの制御に基づき選
択して自ランダムアクセスメモリに接続するセレクタを
含み、上記一つのセントラルプロセッサ搭載回路のセン
トラルプロセッサは、転送先のセントラルプロセッサを
リセットしこの転送先のセレクタを制御して上記制御プ
ログラムの転送を行う手段を含むことを特徴とする。
それぞれ行い互いに独立した複数のセントラルプロセッ
サ搭載回路を備え、上記複数のセントラルプロセッサ搭
載回路はそれぞれ、セントラルプロセッサと、ランダム
アクセスメモリとを含むセントラルプロセッサバス切替
装置において、上記複数の内の一つのセントラルプロセ
ッサ搭載回路に制御プログラムを格納するリードオンリ
メモリを設け、上記複数の内の他のセントラルプロセッ
サ搭載回路は自セントラルプロセッサおよび上記一つの
セントラルプロセッサ搭載回路のセントラルプロセッサ
に接続されこのセントラルプロセッサの制御に基づき選
択して自ランダムアクセスメモリに接続するセレクタを
含み、上記一つのセントラルプロセッサ搭載回路のセン
トラルプロセッサは、転送先のセントラルプロセッサを
リセットしこの転送先のセレクタを制御して上記制御プ
ログラムの転送を行う手段を含むことを特徴とする。
【０００６】
【作用】複数の内の一つのセントラルプロセッサ搭載回
路に制御プログラムを格納するリードオンリメモリを設
ける。複数の内の他のセントラルプロセッサ搭載回路の
セレクタは自セントラルプロセッサおよび上記一つのセ
ントラルプロセッサ搭載回路のセントラルプロセッサに
接続されこの一つのセントラルプロセッサ搭載回路の制
御に基づき選択して自ランダムアクセスメモリに接続す
る。上記一つのセントラルプロセッサ搭載回路は転送先
のセントラルプロセッサをリセットしこの転送先のセレ
クタを制御して制御プログラムの転送を行う。
路に制御プログラムを格納するリードオンリメモリを設
ける。複数の内の他のセントラルプロセッサ搭載回路の
セレクタは自セントラルプロセッサおよび上記一つのセ
ントラルプロセッサ搭載回路のセントラルプロセッサに
接続されこの一つのセントラルプロセッサ搭載回路の制
御に基づき選択して自ランダムアクセスメモリに接続す
る。上記一つのセントラルプロセッサ搭載回路は転送先
のセントラルプロセッサをリセットしこの転送先のセレ
クタを制御して制御プログラムの転送を行う。
【０００７】以上によりリードオンリメモリの数を低減
し、かつリードオンリメモリの実装スペースを小さくで
きる。
し、かつリードオンリメモリの実装スペースを小さくで
きる。
【０００８】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例セントラルプロセッサバス
切替装置のブロック構成図である。
する。図１は本発明一実施例セントラルプロセッサバス
切替装置のブロック構成図である。
【０００９】図１において、セントラルプロセッサバス
切替装置は、同一の処理をそれぞれ行い互いに独立した
複数のセントラルプロセッサ搭載回路１０1〜１０3 を
備え、複数のセントラルプロセッサ搭載回路１０1 〜１
０3 はそれぞれ、セントラルプロセッサ１１1 〜１１3
と、ランダムアクセスメモリ１３1 〜１３3 とを含む。
切替装置は、同一の処理をそれぞれ行い互いに独立した
複数のセントラルプロセッサ搭載回路１０1〜１０3 を
備え、複数のセントラルプロセッサ搭載回路１０1 〜１
０3 はそれぞれ、セントラルプロセッサ１１1 〜１１3
と、ランダムアクセスメモリ１３1 〜１３3 とを含む。
【００１０】ここで本発明の特徴とするところは、上記
複数の内の一つのセントラルプロセッサ搭載回路１０1
に制御プログラムを格納するリードオンリメモリ１２1
を設け、上記複数の内の他のセントラルプロセッサ搭載
回路１０2 （１０3 ）は自ＣＰＵ１１2 （１１3 ）およ
びセントラルプロセッサ搭載回路１０1 のＣＰＵ１１1
に接続されセントラルプロセッサ搭載回路１０1 のＣＰ
Ｕ１１1 の制御に基づき選択して自ＲＡＭ１３2 （ＲＡ
Ｍ１３3 ）に接続するセレクタ１４2 （１４3）を含
み、セントラルプロセッサ搭載回路１０1 のＣＰＵ１１
1 は、転送先のＣＰＵ１１2 （１１3 ）をリセットしこ
の転送先のセレクタ１４を制御して制御プログラムの転
送を行う手段を含む。
複数の内の一つのセントラルプロセッサ搭載回路１０1
に制御プログラムを格納するリードオンリメモリ１２1
を設け、上記複数の内の他のセントラルプロセッサ搭載
回路１０2 （１０3 ）は自ＣＰＵ１１2 （１１3 ）およ
びセントラルプロセッサ搭載回路１０1 のＣＰＵ１１1
に接続されセントラルプロセッサ搭載回路１０1 のＣＰ
Ｕ１１1 の制御に基づき選択して自ＲＡＭ１３2 （ＲＡ
Ｍ１３3 ）に接続するセレクタ１４2 （１４3）を含
み、セントラルプロセッサ搭載回路１０1 のＣＰＵ１１
1 は、転送先のＣＰＵ１１2 （１１3 ）をリセットしこ
の転送先のセレクタ１４を制御して制御プログラムの転
送を行う手段を含む。
【００１１】このような構成のセントラルプロセッサバ
ス切替装置の動作について説明する。図２は本発明のセ
ントラルプロセッサバス切替装置の動作を示すフローチ
ャートである。図３は本発明のセントラルプロセッサバ
ス切替装置のソフトウェアダウンロード時のセントラル
プロセッサバスの状態を示す図である。図４は本発明の
セントラルプロセッサバス切替装置の運用時のセントラ
ルプロセッサバスの状態を示す図である。
ス切替装置の動作について説明する。図２は本発明のセ
ントラルプロセッサバス切替装置の動作を示すフローチ
ャートである。図３は本発明のセントラルプロセッサバ
ス切替装置のソフトウェアダウンロード時のセントラル
プロセッサバスの状態を示す図である。図４は本発明の
セントラルプロセッサバス切替装置の運用時のセントラ
ルプロセッサバスの状態を示す図である。
【００１２】図１において、セントラルプロセッサ搭載
回路１０は３個とし、セントラルプロセッサ搭載回路１
０1 〜１０3 とし、セントラルプロセッサ搭載回路１０
2 、１０3 はＲＯＭをもたない。
回路１０は３個とし、セントラルプロセッサ搭載回路１
０1 〜１０3 とし、セントラルプロセッサ搭載回路１０
2 、１０3 はＲＯＭをもたない。
【００１３】セントラルプロセッサ搭載回路１０1 のＲ
ＯＭ１２1 の内容（制御プログラム）をセントラルプロ
セッサ搭載回路１０2、１０3 のＲＡＭ１３2 、１３3
に転送（ダウンロード）するには、セントラルプロセッ
サ搭載回路をセントラルプロセッサバスで接続する必要
があり、転送後の運用時にはセントラルプロセッサバス
を切離す必要がある。セントラルプロセッサバスの切断
および結合はセレクタ１４2 、１４3 を使用する。
ＯＭ１２1 の内容（制御プログラム）をセントラルプロ
セッサ搭載回路１０2、１０3 のＲＡＭ１３2 、１３3
に転送（ダウンロード）するには、セントラルプロセッ
サ搭載回路をセントラルプロセッサバスで接続する必要
があり、転送後の運用時にはセントラルプロセッサバス
を切離す必要がある。セントラルプロセッサバスの切断
および結合はセレクタ１４2 、１４3 を使用する。
【００１４】図３はセントラルプロセッサ搭載回路１０
1 がＲＯＭ１２1 の制御プログラムをセントラルプロセ
ッサ搭載回路１０2 に転送するときに、ＲＡＭ１３2 に
アクセスする場合の図である。図２および図３におい
て、セントラルプロセッサ搭載回路１０2 のセレクタ１
４2 でＣＰＵ１１1 とＲＡＭ１３2 とが接続される。こ
のときにセントラルプロセッサ搭載回路１０2 のＣＰＵ
１１2 にはリセットをかけておき、ＲＡＭ１３2 にアク
セスできないようにする。ＲＡＭ１３2 に転送後に、Ｒ
ＡＭ１３3 にもアクセスする。
1 がＲＯＭ１２1 の制御プログラムをセントラルプロセ
ッサ搭載回路１０2 に転送するときに、ＲＡＭ１３2 に
アクセスする場合の図である。図２および図３におい
て、セントラルプロセッサ搭載回路１０2 のセレクタ１
４2 でＣＰＵ１１1 とＲＡＭ１３2 とが接続される。こ
のときにセントラルプロセッサ搭載回路１０2 のＣＰＵ
１１2 にはリセットをかけておき、ＲＡＭ１３2 にアク
セスできないようにする。ＲＡＭ１３2 に転送後に、Ｒ
ＡＭ１３3 にもアクセスする。
【００１５】制御プログラムの転送完了後に、図４に示
すようにＣＰＵ１１1 はＣＰＵ１１2 、１１3 のリセッ
トを解除し、ＣＰＵ１１2 、１１3 はそれぞれＲＡＭ１
３2 、１３3 上の制御プログラムで処理を始める。
すようにＣＰＵ１１1 はＣＰＵ１１2 、１１3 のリセッ
トを解除し、ＣＰＵ１１2 、１１3 はそれぞれＲＡＭ１
３2 、１３3 上の制御プログラムで処理を始める。
【００１６】
【発明の効果】以上説明したように、本発明は、リード
オンリメモリの数を低減し、かつリードオンリメモリの
実装スペースを小さくできる優れた効果がある。
オンリメモリの数を低減し、かつリードオンリメモリの
実装スペースを小さくできる優れた効果がある。
【図１】本発明一実施例セントラルプロセッサバス切替
装置のブロック構成図。
装置のブロック構成図。
【図２】本発明のセントラルプロセッサバス切替装置の
動作を示すフローチャート。
動作を示すフローチャート。
【図３】本発明のセントラルプロセッサバス切替装置の
ソフトウェアダウンロード時のセントラルプロセッサバ
スの状態を示す図。
ソフトウェアダウンロード時のセントラルプロセッサバ
スの状態を示す図。
【図４】本発明のセントラルプロセッサバス切替装置の
運用時のセントラルプロセッサバスの状態を示す図。
運用時のセントラルプロセッサバスの状態を示す図。
【図５】従来例のセントラルプロセッサバス切替装置の
ブロック構成図。
ブロック構成図。
１０1 〜１０3 、１０Ａ1 〜１０Ａ3 セントラルプロ
セッサ搭載回路 １１1 〜１１3 ＣＰＵ １２1 〜１２3 ＲＯＭ（リードオンリメモリ） １３1 〜１３3 ＲＡＭ（ランダムアクセスメモリ） １４2 、１４3 セレクタ
セッサ搭載回路 １１1 〜１１3 ＣＰＵ １２1 〜１２3 ＲＯＭ（リードオンリメモリ） １３1 〜１３3 ＲＡＭ（ランダムアクセスメモリ） １４2 、１４3 セレクタ
Claims (1)
- 【請求項１】 同一の処理をそれぞれ行い互いに独立し
た複数のセントラルプロセッサ搭載回路を備え、上記複
数のセントラルプロセッサ搭載回路はそれぞれ、セント
ラルプロセッサと、ランダムアクセスメモリとを含むセ
ントラルプロセッサバス切替装置において、上記複数の
内の一つのセントラルプロセッサ搭載回路に制御プログ
ラムを格納するリードオンリメモリを設け、上記複数の
内の他のセントラルプロセッサ搭載回路は自セントラル
プロセッサおよび上記一つのセントラルプロセッサ搭載
回路のセントラルプロセッサに接続されこのセントラル
プロセッサの制御に基づき選択して自ランダムアクセス
メモリに接続するセレクタを含み、上記一つのセントラ
ルプロセッサ搭載回路のセントラルプロセッサは、転送
先のセントラルプロセッサをリセットしこの転送先のセ
レクタを制御して上記制御プログラムの転送を行う手段
を含むことを特徴とするセントラルプロセッサバス切替
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31496791A JP2730359B2 (ja) | 1991-11-28 | 1991-11-28 | セントラルプロセッサバス切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31496791A JP2730359B2 (ja) | 1991-11-28 | 1991-11-28 | セントラルプロセッサバス切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151149A JPH05151149A (ja) | 1993-06-18 |
| JP2730359B2 true JP2730359B2 (ja) | 1998-03-25 |
Family
ID=18059824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31496791A Expired - Lifetime JP2730359B2 (ja) | 1991-11-28 | 1991-11-28 | セントラルプロセッサバス切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730359B2 (ja) |
-
1991
- 1991-11-28 JP JP31496791A patent/JP2730359B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05151149A (ja) | 1993-06-18 |
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