JP3584889B2 - 情報処理システム - Google Patents
情報処理システム Download PDFInfo
- Publication number
- JP3584889B2 JP3584889B2 JP2001030313A JP2001030313A JP3584889B2 JP 3584889 B2 JP3584889 B2 JP 3584889B2 JP 2001030313 A JP2001030313 A JP 2001030313A JP 2001030313 A JP2001030313 A JP 2001030313A JP 3584889 B2 JP3584889 B2 JP 3584889B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- control
- subordinate
- standby
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Hardware Redundancy (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は情報処理システムに関し、特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機における現用系及び予備系ＣＰＵの配下に存在してこれ等ＣＰＵから制御を受ける複数の回線制御装置の初期設定制御方式に関するものである。
【０００２】
【従来の技術】
ＡＴＭ交換機における概略システム構成を図８に示す。図８を参照すると、制御部Ｌに対して複数の回線制御装置３０〜３３が接続されている。制御部Ｌは現用系ＣＰＵ１００と予備系ＣＰＵ１１０とを有しており、各回線制御装置３０〜３３に対しては、両系ＣＰＵ１００及び１１０から制御線（バス）Ａ及びＢがそれぞれ伸びて接続されている。
【０００３】
この様な既存の現用／予備運用方式のＡＴＭ交換機においては、回線制御装置３０〜３３等の配下の装置に対する制御は現用系ＣＰＵ１００から行うようになっている。例えば、回線制御装置３０〜３３への初期設定制御を行う場合、現用計ＣＰＵ１００のみからアクセスを行って初期設定データの設定を行っている。
【０００４】
【発明が解決しようとする課題】
しかしながら、この様な従来の方式、すなわち現用系ＣＰＵのみを用いた回線制御装置等の配下装置の初期設定等の制御を行う方式では、システム再開時等に全回線制御装置に対して初期設定を行う必要がある場合には、実装されている回線制御装置の数が多くなればなる程、現用系ＣＰＵのみの制御では、ＣＰＵに対する負荷が増大して処理能力が低下して処理速度も低下する。よって、処理時間は回線制御装置の数に比例して長くなってしまうことになる。
【０００５】
また、既存のＡＴＭ交換機では、回線制御装置にコネクション設定を行う部分があるために、システム機能として提供している最大コネクション数の設定が必要な場合、現用系ＣＰＵだけでの制御では、設定に時間がかかってしまううえに、更にＣＰＵ占有率が大となり、処理能力が著しく低下するという問題もある。更に、現用系の他に予備系ＣＰＵが存在しているにもかかわらず、予備系ＣＰＵは障害等による系切替えのための待機状態にあって特に処理を行っていないために、資源の有効利用が図れず、無駄となっている。
【０００６】
本発明の目的は、ＣＰＵの負荷を軽減して処理能力や処理速度の向上を図ると共に、資源の有効利用をも可能とした情報処理システムを提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、現用系及び予備系ＣＰＵ装置と、これ等両系ＣＰＵ装置の配下に存在してこれ等ＣＰＵ装置から制御を受ける複数の配下装置とを含み、上位装置から前記配下装置に対する初期設定制御指示に応答して、前記両系ＣＰＵ装置を使用して前記配下装置の初期設定制御をなす情報処理システムであって、前記上位装置からの指示に応じて、前記予備系ＣＰＵ装置により制御される配下装置とを指定するための制御要求レジスタを、前記両系ＣＰＵ装置に設け、前記レジスタの指定に従って、前記両系ＣＰＵ装置の初期設定制御を並列処理するようにしたことを特徴とする情報処理システムが得られる。
【０００８】
そして、前記両系ＣＰＵ装置に共通の共通メモリを設け、初期設定のための設定データを前記共通メモリに格納し、この格納データを使用して前記初期設定制御をなすことを特徴とする。
【０００９】
また、前記設定データが各配下装置毎に相違する場合、前記予備系ＣＰＵ装置により制御される配下装置の設定データを前記共通メモリに格納し、前記予備系ＣＰＵ装置はこの格納データを使用して前記初期設定をなし、前記現用系ＣＰＵ装置により制御される配下装置の設定データは、前記現用系ＣＰＵ装置内のローカルメモリに格納し、この格納データを使用して前記初期設定をなすことを特徴とする。
【００１０】
本発明の作用を述べる。現用系ＣＰＵから配下装置に制御を行うと共に予備系ＣＰＵをも用いて配下装置に制御を行い、負荷分散を行って処理能力の低下や処理速度低下を防止する。並列処理を行うため、システム再開時等、一度に全ての配下装置への初期設定制御が必要な場合、その処理時間を大幅に短縮できることになる。
【００１１】
【発明の実施の形態】
以下、図面を用いて本発明の実施例について詳細に説明する。図１は本発明の実施例のシステムブロック図であり、ＡＴＭ交換システムの場合の例である。図１において、図８と同等部分は同一符号にて示しており、現用系ＣＰＵ装置（以下、単にＣＰＵと称す）１００と予備系ＣＰＵ１１０と、これ等両系ＣＰＵの配下に位置し制御線Ａ及びＢによりＣＰＵ１００及び１１０と接続された複数の回線制御装置３０〜３３とを含んで構成されている。
【００１２】
更に、両系ＣＰＵ１００及び１１０によりアクセス可能な共通メモリエリア６０が設けられている。現用系ＣＰＵ１００は回線制御装置制御用ＬＳＩ４０と制御要求レジスタ１０とを有しており、また予備系ＣＰＵ１１０は、同様に、回線制御装置制御用ＬＳＩ５０と制御要求レジスタ２０とを有している。これ等現用系ＣＰＵ１００と予備系ＣＰＵ１１０とは、基本的に構成は同じであるものとする。
【００１３】
制御要求レジスタ１０及び２０は予備系ＣＰＵ１１０への制御要求を出すためのものであり、正式には予備系ＣＰＵへの制御要求レジスタと称されるものとする。そのレジスタ構成の詳細を図２に示している。制御要求レジスタの必要ビット数は、「配下回線制御装置数＋１」ビットである。図１の例では、配下回線制御装置数は４個であるので、レジスタのビット数は５となっており、下位４ビットの「制御指示ビット」は、どの回線制御装置を予備系ＣＰＵから制御するかを指示するためのビットであり、対応ビットに”１”を立てることにより、予備系ＣＰＵ１１０から制御が行われることを示すものである。
【００１４】
最下位１ビットの「データ同期ビット」は、初期設定時等、現用系ＣＰＵ１００／予備系ＣＰＵ１１０の両ＣＰＵで同じ設定データを用いて設定処理を行うことを示すものであり、換言すれば、参照するデータとして、共通メモリエリア６０内の格納データを使用する様に指示するためのビットである。従って、このビットに”１”を立てることにより、現用系ＣＰＵ１００、予備系ＣＰＵ１１０共にデータの参照先が共通メモリエリア６０であることになる。
【００１５】
以下、本発明の実施例の動作を説明するが、その前に、前提として、上位レイヤ（上位ソフト）からの全ての動作指示は、競合防止のために、現用系ＣＰＵ１００で受けるものとし、従って予備系ＣＰＵへの制御要求レジスタ１０，２０の設定は現用系ＣＰＵ１００からのみ行うことができることになる。
【００１６】
図３及び図４を参照すると、システム再開時等で想定される全回線制御装置への初期設定処理の動作例である。先ず、上位レイヤから現用系ＣＰＵ１００が「全回線制御装置への設定」指示を受ける（ステップＳ１）。その際、初期設定データ３００と、どの回線制御装置を予備系ＣＰＵ１１０から設定制御するかの指示も同時に受ける（ステップＳ２）。本例では、予備系ＣＰＵ１１０から設定を行うのは、回線制御装置３１と３３であるとする。
【００１７】
現用系ＣＰＵ１００は、予備系ＣＰＵ１１０からも設定を行う指示があると、受取った設定データ３００を共通メモリエリア６０へ転送する（ステップＳ３，図３の▲１▼）。次に、現用系ＣＰＵ１００は予備系ＣＰＵ１１０から設定制御を行うよう指示された回線制御装置３１と３３とに対応する制御要求レジスタ１０の制御指示ビットを”１”にセットする（ステップＳ４，図３の最上部のレジスタ設定値参照）。この場合、下位ビットから順に回線制御装置３０，３１，３２，３３にそれぞれ対応しているものとする。
【００１８】
同時に、現用系／予備系共に同じデータを設定するので、最上位ビットのデータ同期ビットに”１”を設定する（ステップＳ５，図３の最上部のレジスタ設定値参照）。そして、現用系ＣＰＵ１００の制御要求レジスタ１０の制御指示ビットのいずれかに”１”がセットされると、ハードウェアが自律的に、予備系ＣＰＵ１１０の制御要求レジスタ２０へ現用系ＣＰＵ１００の制御要求レジスタ１０の内容をコピーして（ステップＳ６）、予備系ＣＰＵ１１０へ制御開始信号を送出する（ステップＳ７）。
【００１９】
制御開始信号を受信した予備系ＣＰＵ１１０は（ステップＳ８）、共通メモリエリア６０から該当する初期設定データ３００を参照して制御要求レジスタ２０にて指示されている回線制御装置３１，３３に対する初期設定を行うのである（ステップＳ９，図３の▲３▼、▲４▼）。
【００２０】
現用系ＣＰＵ１００は制御要求レジスタ１０の最上位ビットであるデータ同期ビットをチェックし、”１”が立っているので、共通メモリエリア６０から該当する初期設定データ３００を参照して予備系ＣＰＵ１１０が設定制御した回線制御装置以外の装置３０，３２に対して設定制御を行う（ステップＳ１０，図３の▲３▼、▲４▼）。
【００２１】
予備系ＣＰＵ１１０は、設定処理終了後、制御要求レジスタ２０の値をクリアする（ステップＳ１１）。この制御要求レジスタ２０の制御指示ビットが全て”０”になったのを契機として、ハードウェアが自立的に予備系ＣＰＵ１１０から現用系ＣＰＵへ制御終了信号を送出する（ステップＳ１２）。現用系ＣＰＵ１００は、予備系ＣＰＵ１１０から制御終了信号を受信し、更に自系の処理が全て終了した段階で、上位レイヤ（上位ソフト）へ終了通知を行う（ステップＳ１３，Ｓ１４）。
【００２２】
上記動作においては、全ての回路制御装置に対して同じ設定データ３００を用いて設定制御するものであったが、各回線制御装置において設定するデータが異なる場合の動作例について、図５，図６を参照して説明する。
【００２３】
先ず、上位レイヤ（上位ソフト）から現用系ＣＰＵ１００が「回線制御装置３０への設定」指示を受ける（ステップＳ２１）。回線制御装置３０への設定制御は現用系ＣＰＵ１００が行うものとし、その初期設定データ３１０は現用系ＣＰＵ１００内のローカルメモリエリア７０に転送される（ステップＳ２２，図５の▲１▼）。続いて、上位レイヤより現用系ＣＰＵ１００は「回線制御装置３１への設定」指示を受けるが、この場合には、現用系ＣＰＵ１００には、回線制御装置３０への設定要求がきているために、上位レイヤは予備系ＣＰＵ１１０を用いて設定を行うように指示する。従って、現用系ＣＰＵ１００は予備系ＣＰＵ１１０へ受け取った設定データ３１１を共通メモリエリア６０へ転送する（ステップＳ２３，２４，図５の▲２▼）。
【００２４】
次に、現用系ＣＰＵ１００は、制御要求レジスタ１０の制御ビットのうち、予備系ＣＰＵ１１０から制御を行う様指示された回線制御装置３１に対応するビットに、”１”をセットする（ステップＳ２５，図５の最上部のレジスタ設定値参照）。また、レジスタ１０の最上位ビットのデータ同期ビットは、この場合には現用系ＣＰＵ／予備系ＣＰＵで同じデータを使用しないので”０”にセットされる（ステップＳ２６，図５の最上部のレジスタ設定地参照）。
【００２５】
現用系ＣＰＵ１００の制御要求レジスタ１０の制御指示ビットに”１”がセットされたので、ハードウェアが自律的に予備系ＣＰＵ１１０の制御要求レジスタ２０へ、現用系ＣＰＵ１００の制御要求レジスタ１０の内容をコピーし（ステップＳ２７）、制御開始信号を送出する（ステップＳ２８）。
【００２６】
制御開始信号を受信した予備系ＣＰＵ１１０は（ステップＳ２９），共通メモリエリア６０の設定データ３１１を参照して回線制御装置３１に対する設定制御を行う（ステップＳ３０）。現用系ＣＰＵ１００はレジスタ１０のデータ同期ビットをチェックして”０”であるので、自系のローカルメモリエリア７０に格納されている設定データ３１０を参照して回線制御装置３０に対して設定制御を行うことになる（ステップＳ３１）。以下のステップＳ３２〜Ｓ３５の処理は図４のステップＳ１１〜Ｓ１４の処理と同一である。
【００２７】
この様にして、各回線制御装置毎に異なる初期設定データであっても、両系ＣＰＵを用いて並列処理を行うことで、処理能力の向上を図ることが可能となるのである。
【００２８】
図７は本発明の他の施例のシステム構成を示す図であり、図１と同等部分は同一符号にて示している。本例では、実装回線制御装置の数を４ 個から１６個に増加した場合のものであり、それに伴って現用系／予備系の各回線制御装置制御用ＬＳＩ４０，５０から伸びる制御線（Ａ〜Ｈ）をそれぞれ４本づつに増やしている。各制御線は各回線制御装置制御用ＬＳＩ４０，５０から並列で処理できるものとする。制御線１本にぶら下がる回線制御装置は４個と変らない。また、各制御線について、予備系ＣＰＵへの制御要求レジスタ１０〜１３、２０〜２３を設けている。こうすることにより、先の各実施例と同様な効果が得られる。
【００２９】
尚、回線制御装置制御用ＬＳＩは、同一制御線上にぶら下がる装置に対しては、並列処理は行えないが、制御線が異なれば、並列処理は可能であるものとする。制御線ＡとＢを一対とし、以下、ＣとＤ、ＥとＦ、ＧとＨがそれぞれ一対となる。各ペア（対）の制御線は、現用系／予備系それぞれから制御されることになる。
【００３０】
【発明の効果】
第１の効果は、処理能力を向上することができることである。その理由は、現用／予備運用方式のＡＴＭ交換機において、予備系ＣＰＵにも配下回線制御装置への設定処理を行わせることで、現用系ＣＰＵにかかる負荷を分散することができるためである。
【００３１】
第２の効果は、配下回線制御装置に対して並列処理を可能とすることである。その理由は、制御要求レジスタを設け、そのレジスタ内に、どこの回線制御装置を予備系ＣＰＵから設定させるかという制御指示ビットと同一データを使用して設定を行うかというデータ同期ビットを持たせ、制御指示ビットにより、予備系ＣＰＵ側へ設定すべき回線制御装置を通知すると共に、現用系ＣＰＵ側でも設定すべき回線制御装置がわかるので、並列で同時に処理を行うことができ、また、データ同期ビットにより、同じデータを用いて設定を行う場合、自動的に共通メモリエリアのデータを参照することが分かり、また、違うデータを用いて現用系／予備系ＣＰＵがそれぞれ設定を行う場合においても、制御が容易になるからである。
【００３２】
第３の効果は、処理速度を向上することができることである。第１、第２の効果と共に、現用系ＣＰＵからの制御要求レジスタに対する値設定を契機にハードウェアが自律的に予備系ＣＰＵへレジスタ値をコピー及び制御開始信号を送出することにより、ＣＰＵ介在なく予備系ＣＰＵを起動することができるので、効率良く、また高速に処理を開始することができる。
【図面の簡単な説明】
【図１】本発明の実施例のシステム構成図である。
【図２】図１の制御要求レジスタの詳細を示す図である。
【図３】本発明の一実施例の動作を説明するための図である。
【図４】本発明の一実施例の動作を示すフローチャートである。
【図５】本発明の他の実施例の動作を説明するための図である。
【図６】本発明の他の実施例の動作を示すフローチャートである。
【図７】本発明の他の実施例の構成を示す図である。
【図８】従来例を説明するための図である。
【符号の説明】
Ａ〜Ｈ 制御線
１０，２０ 予備系ＣＰＵへの制御要求レジスタ
３０〜３３ 回線制御装置
４０，５０ 回線制御装置制御用ＬＳＩ
６０ 共通メモリエリア
７０ ローカルメモリエリア
１００ 現用系ＣＰＵ
２００ 予備系ＣＰＵ
３００，３１０，３１１ 設定データ
【発明の属する技術分野】
本発明は情報処理システムに関し、特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機における現用系及び予備系ＣＰＵの配下に存在してこれ等ＣＰＵから制御を受ける複数の回線制御装置の初期設定制御方式に関するものである。
【０００２】
【従来の技術】
ＡＴＭ交換機における概略システム構成を図８に示す。図８を参照すると、制御部Ｌに対して複数の回線制御装置３０〜３３が接続されている。制御部Ｌは現用系ＣＰＵ１００と予備系ＣＰＵ１１０とを有しており、各回線制御装置３０〜３３に対しては、両系ＣＰＵ１００及び１１０から制御線（バス）Ａ及びＢがそれぞれ伸びて接続されている。
【０００３】
この様な既存の現用／予備運用方式のＡＴＭ交換機においては、回線制御装置３０〜３３等の配下の装置に対する制御は現用系ＣＰＵ１００から行うようになっている。例えば、回線制御装置３０〜３３への初期設定制御を行う場合、現用計ＣＰＵ１００のみからアクセスを行って初期設定データの設定を行っている。
【０００４】
【発明が解決しようとする課題】
しかしながら、この様な従来の方式、すなわち現用系ＣＰＵのみを用いた回線制御装置等の配下装置の初期設定等の制御を行う方式では、システム再開時等に全回線制御装置に対して初期設定を行う必要がある場合には、実装されている回線制御装置の数が多くなればなる程、現用系ＣＰＵのみの制御では、ＣＰＵに対する負荷が増大して処理能力が低下して処理速度も低下する。よって、処理時間は回線制御装置の数に比例して長くなってしまうことになる。
【０００５】
また、既存のＡＴＭ交換機では、回線制御装置にコネクション設定を行う部分があるために、システム機能として提供している最大コネクション数の設定が必要な場合、現用系ＣＰＵだけでの制御では、設定に時間がかかってしまううえに、更にＣＰＵ占有率が大となり、処理能力が著しく低下するという問題もある。更に、現用系の他に予備系ＣＰＵが存在しているにもかかわらず、予備系ＣＰＵは障害等による系切替えのための待機状態にあって特に処理を行っていないために、資源の有効利用が図れず、無駄となっている。
【０００６】
本発明の目的は、ＣＰＵの負荷を軽減して処理能力や処理速度の向上を図ると共に、資源の有効利用をも可能とした情報処理システムを提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、現用系及び予備系ＣＰＵ装置と、これ等両系ＣＰＵ装置の配下に存在してこれ等ＣＰＵ装置から制御を受ける複数の配下装置とを含み、上位装置から前記配下装置に対する初期設定制御指示に応答して、前記両系ＣＰＵ装置を使用して前記配下装置の初期設定制御をなす情報処理システムであって、前記上位装置からの指示に応じて、前記予備系ＣＰＵ装置により制御される配下装置とを指定するための制御要求レジスタを、前記両系ＣＰＵ装置に設け、前記レジスタの指定に従って、前記両系ＣＰＵ装置の初期設定制御を並列処理するようにしたことを特徴とする情報処理システムが得られる。
【０００８】
そして、前記両系ＣＰＵ装置に共通の共通メモリを設け、初期設定のための設定データを前記共通メモリに格納し、この格納データを使用して前記初期設定制御をなすことを特徴とする。
【０００９】
また、前記設定データが各配下装置毎に相違する場合、前記予備系ＣＰＵ装置により制御される配下装置の設定データを前記共通メモリに格納し、前記予備系ＣＰＵ装置はこの格納データを使用して前記初期設定をなし、前記現用系ＣＰＵ装置により制御される配下装置の設定データは、前記現用系ＣＰＵ装置内のローカルメモリに格納し、この格納データを使用して前記初期設定をなすことを特徴とする。
【００１０】
本発明の作用を述べる。現用系ＣＰＵから配下装置に制御を行うと共に予備系ＣＰＵをも用いて配下装置に制御を行い、負荷分散を行って処理能力の低下や処理速度低下を防止する。並列処理を行うため、システム再開時等、一度に全ての配下装置への初期設定制御が必要な場合、その処理時間を大幅に短縮できることになる。
【００１１】
【発明の実施の形態】
以下、図面を用いて本発明の実施例について詳細に説明する。図１は本発明の実施例のシステムブロック図であり、ＡＴＭ交換システムの場合の例である。図１において、図８と同等部分は同一符号にて示しており、現用系ＣＰＵ装置（以下、単にＣＰＵと称す）１００と予備系ＣＰＵ１１０と、これ等両系ＣＰＵの配下に位置し制御線Ａ及びＢによりＣＰＵ１００及び１１０と接続された複数の回線制御装置３０〜３３とを含んで構成されている。
【００１２】
更に、両系ＣＰＵ１００及び１１０によりアクセス可能な共通メモリエリア６０が設けられている。現用系ＣＰＵ１００は回線制御装置制御用ＬＳＩ４０と制御要求レジスタ１０とを有しており、また予備系ＣＰＵ１１０は、同様に、回線制御装置制御用ＬＳＩ５０と制御要求レジスタ２０とを有している。これ等現用系ＣＰＵ１００と予備系ＣＰＵ１１０とは、基本的に構成は同じであるものとする。
【００１３】
制御要求レジスタ１０及び２０は予備系ＣＰＵ１１０への制御要求を出すためのものであり、正式には予備系ＣＰＵへの制御要求レジスタと称されるものとする。そのレジスタ構成の詳細を図２に示している。制御要求レジスタの必要ビット数は、「配下回線制御装置数＋１」ビットである。図１の例では、配下回線制御装置数は４個であるので、レジスタのビット数は５となっており、下位４ビットの「制御指示ビット」は、どの回線制御装置を予備系ＣＰＵから制御するかを指示するためのビットであり、対応ビットに”１”を立てることにより、予備系ＣＰＵ１１０から制御が行われることを示すものである。
【００１４】
最下位１ビットの「データ同期ビット」は、初期設定時等、現用系ＣＰＵ１００／予備系ＣＰＵ１１０の両ＣＰＵで同じ設定データを用いて設定処理を行うことを示すものであり、換言すれば、参照するデータとして、共通メモリエリア６０内の格納データを使用する様に指示するためのビットである。従って、このビットに”１”を立てることにより、現用系ＣＰＵ１００、予備系ＣＰＵ１１０共にデータの参照先が共通メモリエリア６０であることになる。
【００１５】
以下、本発明の実施例の動作を説明するが、その前に、前提として、上位レイヤ（上位ソフト）からの全ての動作指示は、競合防止のために、現用系ＣＰＵ１００で受けるものとし、従って予備系ＣＰＵへの制御要求レジスタ１０，２０の設定は現用系ＣＰＵ１００からのみ行うことができることになる。
【００１６】
図３及び図４を参照すると、システム再開時等で想定される全回線制御装置への初期設定処理の動作例である。先ず、上位レイヤから現用系ＣＰＵ１００が「全回線制御装置への設定」指示を受ける（ステップＳ１）。その際、初期設定データ３００と、どの回線制御装置を予備系ＣＰＵ１１０から設定制御するかの指示も同時に受ける（ステップＳ２）。本例では、予備系ＣＰＵ１１０から設定を行うのは、回線制御装置３１と３３であるとする。
【００１７】
現用系ＣＰＵ１００は、予備系ＣＰＵ１１０からも設定を行う指示があると、受取った設定データ３００を共通メモリエリア６０へ転送する（ステップＳ３，図３の▲１▼）。次に、現用系ＣＰＵ１００は予備系ＣＰＵ１１０から設定制御を行うよう指示された回線制御装置３１と３３とに対応する制御要求レジスタ１０の制御指示ビットを”１”にセットする（ステップＳ４，図３の最上部のレジスタ設定値参照）。この場合、下位ビットから順に回線制御装置３０，３１，３２，３３にそれぞれ対応しているものとする。
【００１８】
同時に、現用系／予備系共に同じデータを設定するので、最上位ビットのデータ同期ビットに”１”を設定する（ステップＳ５，図３の最上部のレジスタ設定値参照）。そして、現用系ＣＰＵ１００の制御要求レジスタ１０の制御指示ビットのいずれかに”１”がセットされると、ハードウェアが自律的に、予備系ＣＰＵ１１０の制御要求レジスタ２０へ現用系ＣＰＵ１００の制御要求レジスタ１０の内容をコピーして（ステップＳ６）、予備系ＣＰＵ１１０へ制御開始信号を送出する（ステップＳ７）。
【００１９】
制御開始信号を受信した予備系ＣＰＵ１１０は（ステップＳ８）、共通メモリエリア６０から該当する初期設定データ３００を参照して制御要求レジスタ２０にて指示されている回線制御装置３１，３３に対する初期設定を行うのである（ステップＳ９，図３の▲３▼、▲４▼）。
【００２０】
現用系ＣＰＵ１００は制御要求レジスタ１０の最上位ビットであるデータ同期ビットをチェックし、”１”が立っているので、共通メモリエリア６０から該当する初期設定データ３００を参照して予備系ＣＰＵ１１０が設定制御した回線制御装置以外の装置３０，３２に対して設定制御を行う（ステップＳ１０，図３の▲３▼、▲４▼）。
【００２１】
予備系ＣＰＵ１１０は、設定処理終了後、制御要求レジスタ２０の値をクリアする（ステップＳ１１）。この制御要求レジスタ２０の制御指示ビットが全て”０”になったのを契機として、ハードウェアが自立的に予備系ＣＰＵ１１０から現用系ＣＰＵへ制御終了信号を送出する（ステップＳ１２）。現用系ＣＰＵ１００は、予備系ＣＰＵ１１０から制御終了信号を受信し、更に自系の処理が全て終了した段階で、上位レイヤ（上位ソフト）へ終了通知を行う（ステップＳ１３，Ｓ１４）。
【００２２】
上記動作においては、全ての回路制御装置に対して同じ設定データ３００を用いて設定制御するものであったが、各回線制御装置において設定するデータが異なる場合の動作例について、図５，図６を参照して説明する。
【００２３】
先ず、上位レイヤ（上位ソフト）から現用系ＣＰＵ１００が「回線制御装置３０への設定」指示を受ける（ステップＳ２１）。回線制御装置３０への設定制御は現用系ＣＰＵ１００が行うものとし、その初期設定データ３１０は現用系ＣＰＵ１００内のローカルメモリエリア７０に転送される（ステップＳ２２，図５の▲１▼）。続いて、上位レイヤより現用系ＣＰＵ１００は「回線制御装置３１への設定」指示を受けるが、この場合には、現用系ＣＰＵ１００には、回線制御装置３０への設定要求がきているために、上位レイヤは予備系ＣＰＵ１１０を用いて設定を行うように指示する。従って、現用系ＣＰＵ１００は予備系ＣＰＵ１１０へ受け取った設定データ３１１を共通メモリエリア６０へ転送する（ステップＳ２３，２４，図５の▲２▼）。
【００２４】
次に、現用系ＣＰＵ１００は、制御要求レジスタ１０の制御ビットのうち、予備系ＣＰＵ１１０から制御を行う様指示された回線制御装置３１に対応するビットに、”１”をセットする（ステップＳ２５，図５の最上部のレジスタ設定値参照）。また、レジスタ１０の最上位ビットのデータ同期ビットは、この場合には現用系ＣＰＵ／予備系ＣＰＵで同じデータを使用しないので”０”にセットされる（ステップＳ２６，図５の最上部のレジスタ設定地参照）。
【００２５】
現用系ＣＰＵ１００の制御要求レジスタ１０の制御指示ビットに”１”がセットされたので、ハードウェアが自律的に予備系ＣＰＵ１１０の制御要求レジスタ２０へ、現用系ＣＰＵ１００の制御要求レジスタ１０の内容をコピーし（ステップＳ２７）、制御開始信号を送出する（ステップＳ２８）。
【００２６】
制御開始信号を受信した予備系ＣＰＵ１１０は（ステップＳ２９），共通メモリエリア６０の設定データ３１１を参照して回線制御装置３１に対する設定制御を行う（ステップＳ３０）。現用系ＣＰＵ１００はレジスタ１０のデータ同期ビットをチェックして”０”であるので、自系のローカルメモリエリア７０に格納されている設定データ３１０を参照して回線制御装置３０に対して設定制御を行うことになる（ステップＳ３１）。以下のステップＳ３２〜Ｓ３５の処理は図４のステップＳ１１〜Ｓ１４の処理と同一である。
【００２７】
この様にして、各回線制御装置毎に異なる初期設定データであっても、両系ＣＰＵを用いて並列処理を行うことで、処理能力の向上を図ることが可能となるのである。
【００２８】
図７は本発明の他の施例のシステム構成を示す図であり、図１と同等部分は同一符号にて示している。本例では、実装回線制御装置の数を４ 個から１６個に増加した場合のものであり、それに伴って現用系／予備系の各回線制御装置制御用ＬＳＩ４０，５０から伸びる制御線（Ａ〜Ｈ）をそれぞれ４本づつに増やしている。各制御線は各回線制御装置制御用ＬＳＩ４０，５０から並列で処理できるものとする。制御線１本にぶら下がる回線制御装置は４個と変らない。また、各制御線について、予備系ＣＰＵへの制御要求レジスタ１０〜１３、２０〜２３を設けている。こうすることにより、先の各実施例と同様な効果が得られる。
【００２９】
尚、回線制御装置制御用ＬＳＩは、同一制御線上にぶら下がる装置に対しては、並列処理は行えないが、制御線が異なれば、並列処理は可能であるものとする。制御線ＡとＢを一対とし、以下、ＣとＤ、ＥとＦ、ＧとＨがそれぞれ一対となる。各ペア（対）の制御線は、現用系／予備系それぞれから制御されることになる。
【００３０】
【発明の効果】
第１の効果は、処理能力を向上することができることである。その理由は、現用／予備運用方式のＡＴＭ交換機において、予備系ＣＰＵにも配下回線制御装置への設定処理を行わせることで、現用系ＣＰＵにかかる負荷を分散することができるためである。
【００３１】
第２の効果は、配下回線制御装置に対して並列処理を可能とすることである。その理由は、制御要求レジスタを設け、そのレジスタ内に、どこの回線制御装置を予備系ＣＰＵから設定させるかという制御指示ビットと同一データを使用して設定を行うかというデータ同期ビットを持たせ、制御指示ビットにより、予備系ＣＰＵ側へ設定すべき回線制御装置を通知すると共に、現用系ＣＰＵ側でも設定すべき回線制御装置がわかるので、並列で同時に処理を行うことができ、また、データ同期ビットにより、同じデータを用いて設定を行う場合、自動的に共通メモリエリアのデータを参照することが分かり、また、違うデータを用いて現用系／予備系ＣＰＵがそれぞれ設定を行う場合においても、制御が容易になるからである。
【００３２】
第３の効果は、処理速度を向上することができることである。第１、第２の効果と共に、現用系ＣＰＵからの制御要求レジスタに対する値設定を契機にハードウェアが自律的に予備系ＣＰＵへレジスタ値をコピー及び制御開始信号を送出することにより、ＣＰＵ介在なく予備系ＣＰＵを起動することができるので、効率良く、また高速に処理を開始することができる。
【図面の簡単な説明】
【図１】本発明の実施例のシステム構成図である。
【図２】図１の制御要求レジスタの詳細を示す図である。
【図３】本発明の一実施例の動作を説明するための図である。
【図４】本発明の一実施例の動作を示すフローチャートである。
【図５】本発明の他の実施例の動作を説明するための図である。
【図６】本発明の他の実施例の動作を示すフローチャートである。
【図７】本発明の他の実施例の構成を示す図である。
【図８】従来例を説明するための図である。
【符号の説明】
Ａ〜Ｈ 制御線
１０，２０ 予備系ＣＰＵへの制御要求レジスタ
３０〜３３ 回線制御装置
４０，５０ 回線制御装置制御用ＬＳＩ
６０ 共通メモリエリア
７０ ローカルメモリエリア
１００ 現用系ＣＰＵ
２００ 予備系ＣＰＵ
３００，３１０，３１１ 設定データ
Claims (5)
- 現用系及び予備系ＣＰＵ装置と、これ等両系ＣＰＵ装置の配下に存在してこれ等ＣＰＵ装置から制御を受ける複数の配下装置とを含み、上位装置から前記配下装置に対する初期設定制御指示に応答して、前記両系ＣＰＵ装置を使用して前記配下装置の初期設定制御をなす情報処理システムであって、前記上位装置からの指示に応じて、前記予備系ＣＰＵ装置により制御される配下装置とを指定するための制御要求レジスタを、前記両系ＣＰＵ装置に設け、前記レジスタの指定に従って、前記両系ＣＰＵ装置の初期設定制御を並列処理するようにしたことを特徴とする情報処理システム。
- 前記両系ＣＰＵ装置に共通の共通メモリを設け、初期設定のための設定データを前記共通メモリに格納し、この格納データを使用して前記初期設定制御をなすことを特徴とする請求項１記載の情報処理システム。
- 前記設定データが各配下装置毎に相違する場合、前記予備系ＣＰＵ装置により制御される配下装置の設定データを前記共通メモリに格納し、前記予備系ＣＰＵ装置はこの格納データを使用して前記初期設定をなすことを特徴とする請求項２記載の情報処理システム。
- 前記現用系ＣＰＵ装置により制御される配下装置の設定データは、前記現用系ＣＰＵ装置内のローカルメモリに格納し、この格納データを使用して前記初期設定をなすことを特徴とする請求項３記載の情報処理システム。
- 前記ＣＰＵ装置は、ＡＴＭ（Asynchronous Transfer Mode）交換機におけるＣＰＵであり、前記配下装置は回線制御装置であることを特徴とする請求項１〜４いずれか記載の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030313A JP3584889B2 (ja) | 2001-02-07 | 2001-02-07 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030313A JP3584889B2 (ja) | 2001-02-07 | 2001-02-07 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002232457A JP2002232457A (ja) | 2002-08-16 |
| JP3584889B2 true JP3584889B2 (ja) | 2004-11-04 |
Family
ID=18894543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001030313A Expired - Fee Related JP3584889B2 (ja) | 2001-02-07 | 2001-02-07 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3584889B2 (ja) |
-
2001
- 2001-02-07 JP JP2001030313A patent/JP3584889B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002232457A (ja) | 2002-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9760455B2 (en) | PCIe network system with fail-over capability and operation method thereof | |
| US20060149903A1 (en) | Fault tolerant computer system and a synchronization method for the same | |
| JPH096711A (ja) | セグメント化したメモリを備えたコンピュータ・システム | |
| JP3584889B2 (ja) | 情報処理システム | |
| WO2001024011A1 (en) | Method and apparatus for handling invalidation requests to processors not present in a computer system | |
| US8346996B2 (en) | Information processing system | |
| JP6657910B2 (ja) | 帯域設定方法、帯域設定プログラム、情報処理装置及び情報処理システム | |
| JP2001014266A (ja) | Ｄｍａ転送回路およびｄｍａ転送方法 | |
| JP2962767B2 (ja) | Ｄｍａ装置のメモリアクセス方式 | |
| JP3903688B2 (ja) | バンク切替システム | |
| JP2857212B2 (ja) | マルチプロセッサシステムの構成制御方式 | |
| JPS6041145A (ja) | デイスクキヤツシユ装置 | |
| JPH0346855B2 (ja) | ||
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JP2003345515A (ja) | ディスク制御装置、ストレージシステム、及びその制御方法 | |
| JP2583169B2 (ja) | 通信処理装置の運用プログラム切替方法 | |
| JPS61260346A (ja) | 直接デ−タ転送方式 | |
| JPS6337453A (ja) | バススイツチ装置 | |
| JP2730359B2 (ja) | セントラルプロセッサバス切替装置 | |
| JPS58182737A (ja) | 情報処理装置 | |
| JPS62181552A (ja) | 通信制御装置 | |
| JPH0236016B2 (ja) | ||
| JPH0514323A (ja) | 回線制御装置 | |
| JPH0784969A (ja) | データ転送システム | |
| JPH0962614A (ja) | バス制御システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040511 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040726 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |