JPH0962614A - バス制御システム - Google Patents
バス制御システムInfo
- Publication number
- JPH0962614A JPH0962614A JP21701395A JP21701395A JPH0962614A JP H0962614 A JPH0962614 A JP H0962614A JP 21701395 A JP21701395 A JP 21701395A JP 21701395 A JP21701395 A JP 21701395A JP H0962614 A JPH0962614 A JP H0962614A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- adapter
- storage device
- dma
- main storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 バス間のＤＭＡ転送のインタフェース制御を
バスアダプタで実現させるバス制御システムに関し、バ
ス切り替えサイクルの発生を低減させて、Ｉ／Ｏアダプ
タにおける主記憶装置リード性能の劣化を最小限に抑え
る。 【構成】 メインＩ／Ｏバス４０に接続されたＩ／Ｏア
ダプタ６ａが主記憶装置２からのリード命令を受けた場
合、バスアダプタ５ａの内蔵ＤＭＡコントローラ５１ａ
を起動して、主記憶装置２からのデータリードを行う。
また、サブＩ／Ｏバス４１に接続されたＩ／Ｏアダプタ
６ｂが主記憶装置２からのリード命令を受けた場合、バ
スアダプタ５ｂの内蔵ＤＭＡコントローラ（実際には存
在しない）を起動しようとする。これに応じて、バスア
ダプタ５ｂはＤＭＡ起動手段９を起動する。ＤＭＡ起動
手段９は、バスアダプタ５ａの内蔵ＤＭＡコントローラ
５１ａを起動して、主記憶装置２からのデータリードを
行う。
バスアダプタで実現させるバス制御システムに関し、バ
ス切り替えサイクルの発生を低減させて、Ｉ／Ｏアダプ
タにおける主記憶装置リード性能の劣化を最小限に抑え
る。 【構成】 メインＩ／Ｏバス４０に接続されたＩ／Ｏア
ダプタ６ａが主記憶装置２からのリード命令を受けた場
合、バスアダプタ５ａの内蔵ＤＭＡコントローラ５１ａ
を起動して、主記憶装置２からのデータリードを行う。
また、サブＩ／Ｏバス４１に接続されたＩ／Ｏアダプタ
６ｂが主記憶装置２からのリード命令を受けた場合、バ
スアダプタ５ｂの内蔵ＤＭＡコントローラ（実際には存
在しない）を起動しようとする。これに応じて、バスア
ダプタ５ｂはＤＭＡ起動手段９を起動する。ＤＭＡ起動
手段９は、バスアダプタ５ａの内蔵ＤＭＡコントローラ
５１ａを起動して、主記憶装置２からのデータリードを
行う。
Description
【０００１】
【産業上の利用分野】本発明はバス制御システムに係
り、特に、複数種類のバスを介したＤＭＡ転送のインタ
フェース制御をバスアダプタによって実現させるバス制
御システムに関する。
り、特に、複数種類のバスを介したＤＭＡ転送のインタ
フェース制御をバスアダプタによって実現させるバス制
御システムに関する。
【０００２】
【従来の技術】図２は、従来のバス制御システムの一例
を適用した計算機システムの構成を示すブロック図であ
る。同図中、ＣＰＵ１および主記憶装置２は、システム
バス３を介して相互にデータのＤＭＡ転送を行うことが
可能である。システムバス３は、転送条件などが異なる
バス間のインタフェース制御を行うバスアダプタ５によ
り、Ｉ／Ｏバス４と接続されている。Ｉ／Ｏバス４に
は、ＤＭＡＣ（ＤＭＡコントローラ）６１を内蔵するＩ
／Ｏアダプタ６や、同一バス上のＤＭＡＣ８を利用する
Ｉ／Ｏアダプタ７などが接続されている。そして、各々
のＩ／Ｏアダプタ６，７には、個別に入出力装置や他の
Ｉ／Ｏバスが接続されている（図示なし）。
を適用した計算機システムの構成を示すブロック図であ
る。同図中、ＣＰＵ１および主記憶装置２は、システム
バス３を介して相互にデータのＤＭＡ転送を行うことが
可能である。システムバス３は、転送条件などが異なる
バス間のインタフェース制御を行うバスアダプタ５によ
り、Ｉ／Ｏバス４と接続されている。Ｉ／Ｏバス４に
は、ＤＭＡＣ（ＤＭＡコントローラ）６１を内蔵するＩ
／Ｏアダプタ６や、同一バス上のＤＭＡＣ８を利用する
Ｉ／Ｏアダプタ７などが接続されている。そして、各々
のＩ／Ｏアダプタ６，７には、個別に入出力装置や他の
Ｉ／Ｏバスが接続されている（図示なし）。
【０００３】図２のシステムにおいて、ＣＰＵ１が主記
憶装置２とＩ／Ｏアダプタ６あるいは７との間のデータ
転送を実行させようとするときには、ＣＰＵ１の負荷を
最小限に抑えるため、ＣＰＵ１は、Ｉ／Ｏアダプタ６あ
るいは７に対してデータ転送命令の発行のみを行う。Ｃ
ＰＵ１から発行されたデータ転送命令を受信すると、Ｉ
／Ｏアダプタ６は内蔵のＤＭＡＣ６１を、Ｉ／Ｏアダプ
タ７は同一バス上のＤＭＡＣ８を、それぞれ使用して主
記憶装置２とＩ／Ｏアダプタ６あるいは７との間のデー
タ転送を行う。
憶装置２とＩ／Ｏアダプタ６あるいは７との間のデータ
転送を実行させようとするときには、ＣＰＵ１の負荷を
最小限に抑えるため、ＣＰＵ１は、Ｉ／Ｏアダプタ６あ
るいは７に対してデータ転送命令の発行のみを行う。Ｃ
ＰＵ１から発行されたデータ転送命令を受信すると、Ｉ
／Ｏアダプタ６は内蔵のＤＭＡＣ６１を、Ｉ／Ｏアダプ
タ７は同一バス上のＤＭＡＣ８を、それぞれ使用して主
記憶装置２とＩ／Ｏアダプタ６あるいは７との間のデー
タ転送を行う。
【０００４】
【発明が解決しようとする課題】上記従来技術により、
主記憶装置２と入出力装置（図示なし）または他のＩ／
Ｏアダプタ（図示なし）との間のデータ転送の際に生じ
るＣＰＵ１への負荷を最小限に抑えることができる一
方、Ｉ／Ｏアダプタ６あるいは７が主記憶装置２から転
送すべきデータをリードするとき、Ｉ／Ｏアダプタから
送信された読み出しアドレスと主記憶装置２から送信さ
れたデータとがＩ／Ｏバス４上でぶつかりあうことを防
止するため、冗長なバス切り替えサイクルを発生させな
ければならないという問題点があった。また、Ｉ／Ｏバ
ス４がＩ／Ｏアダプタ６あるいは７を介してさらに他の
Ｉ／Ｏバス（図示なし）に接続されている場合には、当
該Ｉ／Ｏアダプタと主記憶装置２との間が遠く離れ、こ
れによって当該Ｉ／Ｏアダプタと主記憶装置２との間の
物理的な結線距離がかなり長くなるので、上記結線距離
に比例して当該Ｉ／Ｏアダプタにおける主記憶装置リー
ド性能が劣化してしまうという問題点があった。
主記憶装置２と入出力装置（図示なし）または他のＩ／
Ｏアダプタ（図示なし）との間のデータ転送の際に生じ
るＣＰＵ１への負荷を最小限に抑えることができる一
方、Ｉ／Ｏアダプタ６あるいは７が主記憶装置２から転
送すべきデータをリードするとき、Ｉ／Ｏアダプタから
送信された読み出しアドレスと主記憶装置２から送信さ
れたデータとがＩ／Ｏバス４上でぶつかりあうことを防
止するため、冗長なバス切り替えサイクルを発生させな
ければならないという問題点があった。また、Ｉ／Ｏバ
ス４がＩ／Ｏアダプタ６あるいは７を介してさらに他の
Ｉ／Ｏバス（図示なし）に接続されている場合には、当
該Ｉ／Ｏアダプタと主記憶装置２との間が遠く離れ、こ
れによって当該Ｉ／Ｏアダプタと主記憶装置２との間の
物理的な結線距離がかなり長くなるので、上記結線距離
に比例して当該Ｉ／Ｏアダプタにおける主記憶装置リー
ド性能が劣化してしまうという問題点があった。
【０００５】本発明の目的は、上記の問題点を解決し
て、上述したバス切り替えサイクルを低減させることに
より、Ｉ／Ｏアダプタにおける主記憶装置リード性能の
劣化を最小限に抑えたバス制御システムを提供すること
にある。
て、上述したバス切り替えサイクルを低減させることに
より、Ｉ／Ｏアダプタにおける主記憶装置リード性能の
劣化を最小限に抑えたバス制御システムを提供すること
にある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のバス制御システムは、Ｉ／Ｏアダプタと主
記憶装置との間のデータ転送に際して、相異なる複数の
バスを介したＤＭＡ転送をバスアダプタで中継するバス
制御システムにおいて、システムバスに接続された状態
で用いられ、前記ＤＭＡ転送を制御するためのＤＭＡコ
ントローラを内蔵した上位バスアダプタと、前記システ
ムバス以外の任意のバスに接続された状態で用いられ、
バス経由で受信したデータ転送命令に基づいて前記ＤＭ
Ａコントローラを起動させるＤＭＡ起動手段を有する下
位バスアダプタと、を少なくともひとつ以上設ける構成
としたものである。
め、本発明のバス制御システムは、Ｉ／Ｏアダプタと主
記憶装置との間のデータ転送に際して、相異なる複数の
バスを介したＤＭＡ転送をバスアダプタで中継するバス
制御システムにおいて、システムバスに接続された状態
で用いられ、前記ＤＭＡ転送を制御するためのＤＭＡコ
ントローラを内蔵した上位バスアダプタと、前記システ
ムバス以外の任意のバスに接続された状態で用いられ、
バス経由で受信したデータ転送命令に基づいて前記ＤＭ
Ａコントローラを起動させるＤＭＡ起動手段を有する下
位バスアダプタと、を少なくともひとつ以上設ける構成
としたものである。
【０００７】
【作用】本発明のバス制御システムにおいては、上記構
成としたことにより、上位バスアダプタに内蔵されたＤ
ＭＡコントローラの機能を、システムバス以外のあらゆ
るバスに接続されているＩ／Ｏアダプタや他の下位バス
アダプタから起動できるようになる。このため、あるＩ
／Ｏアダプタから主記憶装置にデータの読み出しを要求
するＤＭＡリード命令を、主記憶装置から当該Ｉ／Ｏア
ダプタにデータの書き込みを要求するＤＭＡライト命令
に変換することにより、当該Ｉ／Ｏアダプタからの読み
出しアドレスと主記憶装置からのデータとがバス上でぶ
つかりあう現象を回避し得る。したがって、従来技術で
述べたバス切り替えサイクルの発生そのものを抑制し、
データ転送経路に相当するあらゆるＩ／Ｏアダプタにお
ける主記憶装置リード性能の劣化を最小限に抑えること
ができる。
成としたことにより、上位バスアダプタに内蔵されたＤ
ＭＡコントローラの機能を、システムバス以外のあらゆ
るバスに接続されているＩ／Ｏアダプタや他の下位バス
アダプタから起動できるようになる。このため、あるＩ
／Ｏアダプタから主記憶装置にデータの読み出しを要求
するＤＭＡリード命令を、主記憶装置から当該Ｉ／Ｏア
ダプタにデータの書き込みを要求するＤＭＡライト命令
に変換することにより、当該Ｉ／Ｏアダプタからの読み
出しアドレスと主記憶装置からのデータとがバス上でぶ
つかりあう現象を回避し得る。したがって、従来技術で
述べたバス切り替えサイクルの発生そのものを抑制し、
データ転送経路に相当するあらゆるＩ／Ｏアダプタにお
ける主記憶装置リード性能の劣化を最小限に抑えること
ができる。
【０００８】
【実施例】以下、本発明のバス制御システムの一実施例
を図面を用いて詳細に説明する。
を図面を用いて詳細に説明する。
【０００９】図１は、本発明のバス制御システムの一実
施例を適用した計算機システムの構成を示すブロック図
である。同図中、１はＣＰＵ、２は主記憶装置、３はシ
ステムバス、４０，４１はＩ／Ｏバス、５ａ，５ｂはバ
スアダプタ、６ａ，６ｂ，７ａ，７ｂはＩ／Ｏアダプ
タ、５１ａ，６１ａ，６１ｂはバスアダプタ５ａやＩ／
Ｏアダプタ６ａ，６ｂに内蔵された内臓ＤＭＡコントロ
ーラ、９はバスアダプタ５ｂに内蔵されたＤＭＡ起動手
段である。ＣＰＵ１および主記憶装置２は、システムバ
ス３に直結されている。Ｉ／Ｏバス４０および４１のう
ち、Ｉ／Ｏバス４０はひとつのバスアダプタ５ａ（“上
位バスアダプタ”）だけを介してシステムバス３に接続
されたメインＩ／Ｏバスであり、Ｉ／Ｏバス４１はバス
アダプタ５ａとバスアダプタ５ｂ（“下位バスアダプ
タ”）の２つを介してシステムバス３に接続されたサブ
Ｉ／Ｏバスである。Ｉ／Ｏアダプタ６ａおよび７ａはメ
インＩ／Ｏバス４０に接続されている。Ｉ／Ｏアダプタ
６ｂおよび７ｂはサブＩ／Ｏバス４１に接続されてい
る。
施例を適用した計算機システムの構成を示すブロック図
である。同図中、１はＣＰＵ、２は主記憶装置、３はシ
ステムバス、４０，４１はＩ／Ｏバス、５ａ，５ｂはバ
スアダプタ、６ａ，６ｂ，７ａ，７ｂはＩ／Ｏアダプ
タ、５１ａ，６１ａ，６１ｂはバスアダプタ５ａやＩ／
Ｏアダプタ６ａ，６ｂに内蔵された内臓ＤＭＡコントロ
ーラ、９はバスアダプタ５ｂに内蔵されたＤＭＡ起動手
段である。ＣＰＵ１および主記憶装置２は、システムバ
ス３に直結されている。Ｉ／Ｏバス４０および４１のう
ち、Ｉ／Ｏバス４０はひとつのバスアダプタ５ａ（“上
位バスアダプタ”）だけを介してシステムバス３に接続
されたメインＩ／Ｏバスであり、Ｉ／Ｏバス４１はバス
アダプタ５ａとバスアダプタ５ｂ（“下位バスアダプ
タ”）の２つを介してシステムバス３に接続されたサブ
Ｉ／Ｏバスである。Ｉ／Ｏアダプタ６ａおよび７ａはメ
インＩ／Ｏバス４０に接続されている。Ｉ／Ｏアダプタ
６ｂおよび７ｂはサブＩ／Ｏバス４１に接続されてい
る。
【００１０】図１において、メインＩ／Ｏバス４０上の
Ｉ／Ｏアダプタ６ａは、ＣＰＵ１より主記憶装置２から
のデータ転送命令を受け取ると、指定されたアドレスと
転送量に基づき、バスアダプタ５ａの内蔵ＤＭＡコント
ローラ５１ａを起動する。ＤＭＡコントローラ５１ａ
は、メインＩ／Ｏバス４０のトランザクションにしたが
って、主記憶装置２からデータを読み出してＩ／Ｏアダ
プタ６ａに転送する。このとき、Ｉ／Ｏアダプタ６ａか
らバスアダプタ５ａにトランザクションごとの転送要求
アドレスを転送する必要はなく、データ転送中にメイン
Ｉ／Ｏバス４０上でバス切り替えサイクルが発生しない
ため、バス制御システム全体のデータ転送速度が向上す
る。
Ｉ／Ｏアダプタ６ａは、ＣＰＵ１より主記憶装置２から
のデータ転送命令を受け取ると、指定されたアドレスと
転送量に基づき、バスアダプタ５ａの内蔵ＤＭＡコント
ローラ５１ａを起動する。ＤＭＡコントローラ５１ａ
は、メインＩ／Ｏバス４０のトランザクションにしたが
って、主記憶装置２からデータを読み出してＩ／Ｏアダ
プタ６ａに転送する。このとき、Ｉ／Ｏアダプタ６ａか
らバスアダプタ５ａにトランザクションごとの転送要求
アドレスを転送する必要はなく、データ転送中にメイン
Ｉ／Ｏバス４０上でバス切り替えサイクルが発生しない
ため、バス制御システム全体のデータ転送速度が向上す
る。
【００１１】サブＩ／Ｏバス４１上のＩ／Ｏアダプタ６
ｂは、ＣＰＵ１より主記憶装置２からのデータ転送命令
を受け取ると、指定されたアドレスと転送量に基づき、
バスアダプタ５ｂの内蔵ＤＭＡコントローラ（実際には
存在しない）を起動しようとする。これに応じて、バス
アダプタ５ｂは、バスアダプタ５ｂに内蔵されたＤＭＡ
コントローラ起動手段９を起動する。そして、起動され
たＤＭＡコントローラ起動手段９は、バスアダプタ５ａ
の内蔵ＤＭＡコントローラ５１ａを起動する。このと
き、バスアダプタ５ｂはＤＭＡコントローラを内蔵して
もしなくてもどちらでもよい。ＤＭＡコントローラ起動
手段９によって起動されたＤＭＡコントローラ５１ａ
は、メインＩ／Ｏバス４０のトランザクションにしたが
って、主記憶装置２からデータを読み出してバスアダプ
タ５ｂに転送する。このとき、バスアダプタ５ｂからバ
スアダプタ５ａにトランザクションごとの転送要求アド
レスを転送する必要はなく、データ転送中にメインＩ／
Ｏバス４０上でバス切り替えサイクルが発生しないた
め、バス制御システム全体のデータ転送速度が向上す
る。また、Ｉ／Ｏアダプタ６ｂにおいて内蔵ＤＭＡコン
トローラ６１ｂを使用する場合にくらべて、バスアダプ
タ５ａの内蔵ＤＭＡコントローラ５１ａを起動する場合
には、主記憶装置２との間の結線距離による主記憶装置
２からのデータ転送性能の低下を抑えることができる。
なお、上記の動作において、Ｉ／Ｏアダプタ６ｂから
は、バスアダプタ５ｂの内蔵ＤＭＡコントローラ（実際
には存在しない）が起動されているかのように見えるの
で、サブＩ／Ｏバス４１をメインＩ／Ｏバス４０に接続
する構成としたことによってＩ／Ｏアダプタ６ｂに何ら
かの変更を行う必要はない。
ｂは、ＣＰＵ１より主記憶装置２からのデータ転送命令
を受け取ると、指定されたアドレスと転送量に基づき、
バスアダプタ５ｂの内蔵ＤＭＡコントローラ（実際には
存在しない）を起動しようとする。これに応じて、バス
アダプタ５ｂは、バスアダプタ５ｂに内蔵されたＤＭＡ
コントローラ起動手段９を起動する。そして、起動され
たＤＭＡコントローラ起動手段９は、バスアダプタ５ａ
の内蔵ＤＭＡコントローラ５１ａを起動する。このと
き、バスアダプタ５ｂはＤＭＡコントローラを内蔵して
もしなくてもどちらでもよい。ＤＭＡコントローラ起動
手段９によって起動されたＤＭＡコントローラ５１ａ
は、メインＩ／Ｏバス４０のトランザクションにしたが
って、主記憶装置２からデータを読み出してバスアダプ
タ５ｂに転送する。このとき、バスアダプタ５ｂからバ
スアダプタ５ａにトランザクションごとの転送要求アド
レスを転送する必要はなく、データ転送中にメインＩ／
Ｏバス４０上でバス切り替えサイクルが発生しないた
め、バス制御システム全体のデータ転送速度が向上す
る。また、Ｉ／Ｏアダプタ６ｂにおいて内蔵ＤＭＡコン
トローラ６１ｂを使用する場合にくらべて、バスアダプ
タ５ａの内蔵ＤＭＡコントローラ５１ａを起動する場合
には、主記憶装置２との間の結線距離による主記憶装置
２からのデータ転送性能の低下を抑えることができる。
なお、上記の動作において、Ｉ／Ｏアダプタ６ｂから
は、バスアダプタ５ｂの内蔵ＤＭＡコントローラ（実際
には存在しない）が起動されているかのように見えるの
で、サブＩ／Ｏバス４１をメインＩ／Ｏバス４０に接続
する構成としたことによってＩ／Ｏアダプタ６ｂに何ら
かの変更を行う必要はない。
【００１２】以上のように、本実施例では、従来技術で
述べたバス切り替えサイクルの発生そのものを抑制し、
データ転送経路に相当するあらゆるＩ／Ｏアダプタにお
ける主記憶装置リード性能の劣化を最小限に抑えること
ができる。
述べたバス切り替えサイクルの発生そのものを抑制し、
データ転送経路に相当するあらゆるＩ／Ｏアダプタにお
ける主記憶装置リード性能の劣化を最小限に抑えること
ができる。
【００１３】
【発明の効果】以上詳しく説明したように、本発明のバ
ス制御システムによれば、従来技術で述べたバス切り替
えサイクルの発生そのものを抑制し、データ転送経路に
相当するあらゆるＩ／Ｏアダプタにおける主記憶装置リ
ード性能の劣化を最小限に抑えることができるという効
果が得られる。
ス制御システムによれば、従来技術で述べたバス切り替
えサイクルの発生そのものを抑制し、データ転送経路に
相当するあらゆるＩ／Ｏアダプタにおける主記憶装置リ
ード性能の劣化を最小限に抑えることができるという効
果が得られる。
【図１】本発明のバス制御システムの一実施例を適用し
た計算機システムの構成を示すブロック図である。
た計算機システムの構成を示すブロック図である。
【図２】従来のバス制御システムの一例を適用した計算
機システムの構成を示すブロック図である。
機システムの構成を示すブロック図である。
１ ＣＰＵ ２ 主記憶装置 ３ システムバス ４，４０，４１ Ｉ／Ｏバス ５，５ａ，５ｂ バスアダプタ ６，６ａ，６ｂ，７，７ａ，７ｂ Ｉ／Ｏアダプタ ５１ａ，６１，６１ａ，６１ｂ，８ ＤＭＡコントロー
ラ ９ ＤＭＡ起動手段
ラ ９ ＤＭＡ起動手段
Claims (1)
- 【請求項１】 Ｉ／Ｏアダプタと主記憶装置との間のデ
ータ転送に際して、相異なる複数のバスを介したＤＭＡ
転送をバスアダプタで中継するバス制御システムにおい
て、 システムバスに接続された状態で用いられ、前記ＤＭＡ
転送を制御するためのＤＭＡコントローラを内蔵した上
位バスアダプタと、 前記システムバス以外の任意のバスに接続された状態で
用いられ、バス経由で受信したデータ転送命令に基づい
て前記ＤＭＡコントローラを起動させるＤＭＡ起動手段
を有する下位バスアダプタと、を少なくともひとつ以上
設ける構成としたことを特徴とするバス制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21701395A JPH0962614A (ja) | 1995-08-25 | 1995-08-25 | バス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21701395A JPH0962614A (ja) | 1995-08-25 | 1995-08-25 | バス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962614A true JPH0962614A (ja) | 1997-03-07 |
Family
ID=16697466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21701395A Pending JPH0962614A (ja) | 1995-08-25 | 1995-08-25 | バス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962614A (ja) |
-
1995
- 1995-08-25 JP JP21701395A patent/JPH0962614A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6675253B1 (en) | Dynamic routing of data across multiple data paths from a source controller to a destination controller | |
| JP2886856B2 (ja) | 二重化バス接続方式 | |
| JP3807250B2 (ja) | クラスタシステム、コンピュータ及びプログラム | |
| US6807590B1 (en) | Disconnecting a device on a cache line boundary in response to a write command | |
| JPH06314205A (ja) | 割り込み源間の優先順位確立方法及びデータ処理システム | |
| US20040139267A1 (en) | Accessing a primary bus messaging unit from a secondary bus through a pci bridge | |
| JP2000293436A (ja) | パイプラインメモリシステムにおける複数のターゲットへの複数の未解決要求のサポート | |
| JP2963426B2 (ja) | バスブリッジ装置及びトランザクションフォワード方法 | |
| JPH0962614A (ja) | バス制御システム | |
| JP3531368B2 (ja) | コンピュータシステム及びバス間制御回路 | |
| JPH0997231A (ja) | バス間の変換を有する情報処理システム | |
| JP2003345515A (ja) | ディスク制御装置、ストレージシステム、及びその制御方法 | |
| US7272680B2 (en) | Method of transferring data between computer peripherals | |
| JPH04229354A (ja) | 電力消費節減のためにインタラプト待ち状態のマイクロプロセッサのウェイクアップフェーズ間にｄｍａモードでのデータトランスファー | |
| KR970004888B1 (ko) | 전전자 교환기의 이중화된 에스 시 에스 아이 어뎁터 동시 제어방법 | |
| JPS6041145A (ja) | デイスクキヤツシユ装置 | |
| JPH02291039A (ja) | メモリ制御システム | |
| JPH0346855B2 (ja) | ||
| JP3012402B2 (ja) | 情報処理システム | |
| JPH09305536A (ja) | バス転送方法及びそのための情報処理装置 | |
| JPS61184645A (ja) | 割込制御方式 | |
| JP2000285089A (ja) | マイクロプロセッサ及びデータの共有方式 | |
| JP2000035939A (ja) | インテリジェント型ｐｃアドインボード | |
| JPS61256421A (ja) | 捕助記憶装置転送バツフアの初期化方式 | |
| JPH07129524A (ja) | 二重化システムの高速切替装置 |