JP2002232457A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】 ＡＴＭ交換機において、ＣＰＵの配下装置に
対する初期設定時の負荷軽減を図る。 【解決手段】 現用系ＣＰＵ１００の他にも、予備系Ｃ
ＰＵ１１０をも用いて、互いに異なる配下装置３０〜３
３に対して、並列に初期設定データを設定制御する。そ
のために、両ＣＰＵからアクセスできる共通メモリエリ
ア６０を用いて、このエリア６０に初期設定データを格
納しておき、両ＣＰＵ内の制御要求レジスタ１０，２０
内に、予備系ＣＰＵ１１０から設定制御する配下装置を
指定する情報を設定し、このレジスタ内容に従って、共
通メモリエリア６０内のデータを参照して設定制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理システムに
関し、特にＡＴＭ（Asynchronous Transfer Mode）交換
機における現用系及び予備系ＣＰＵの配下に存在してこ
れ等ＣＰＵから制御を受ける複数の回線制御装置の初期
設定制御方式に関するものである。

【０００２】

【従来の技術】ＡＴＭ交換機における概略システム構成
を図８に示す。図８を参照すると、制御部Ｌに対して複
数の回線制御装置３０〜３３が接続されている。制御部
Ｌは現用系ＣＰＵ１００と予備系ＣＰＵ１１０とを有し
ており、各回線制御装置３０〜３３に対しては、両系Ｃ
ＰＵ１００及び１１０から制御線（バス）Ａ及びＢがそ
れぞれ伸びて接続されている。

【０００３】この様な既存の現用／予備運用方式のＡＴ
Ｍ交換機においては、回線制御装置３０〜３３等の配下
の装置に対する制御は現用系ＣＰＵ１００から行うよう
になっている。例えば、回線制御装置３０〜３３への初
期設定制御を行う場合、現用計ＣＰＵ１００のみからア
クセスを行って初期設定データの設定を行っている。

【０００４】

【発明が解決しようとする課題】しかしながら、この様
な従来の方式、すなわち現用系ＣＰＵのみを用いた回線
制御装置等の配下装置の初期設定等の制御を行う方式で
は、システム再開時等に全回線制御装置に対して初期設
定を行う必要がある場合には、実装されている回線制御
装置の数が多くなればなる程、現用系ＣＰＵのみの制御
では、ＣＰＵに対する負荷が増大して処理能力が低下し
て処理速度も低下する。よって、処理時間は回線制御装
置の数に比例して長くなってしまうことになる。

【０００５】また、既存のＡＴＭ交換機では、回線制御
装置にコネクション設定を行う部分があるために、シス
テム機能として提供している最大コネクション数の設定
が必要な場合、現用系ＣＰＵだけでの制御では、設定に
時間がかかってしまううえに、更にＣＰＵ占有率が大と
なり、処理能力が著しく低下するという問題もある。更
に、現用系の他に予備系ＣＰＵが存在しているにもかか
わらず、予備系ＣＰＵは障害等による系切替えのための
待機状態にあって特に処理を行っていないために、資源
の有効利用が図れず、無駄となっている。

【０００６】本発明の目的は、ＣＰＵの負荷を軽減して
処理能力や処理速度の向上を図ると共に、資源の有効利
用をも可能とした情報処理システムを提供することであ
る。

【０００７】

【課題を解決するための手段】本発明によれば、現用系
及び予備系ＣＰＵ装置と、これ等両系ＣＰＵ装置の配下
に存在してこれ等ＣＰＵ装置から制御を受ける複数の配
下装置とを含む情報処理システムであって、上位装置か
ら前記配下装置に対する初期設定制御指示に応答して、
前記両系ＣＰＵ装置を使用して前記配下装置の初期設定
制御をなすことを特徴とする情報処理システムが得られ
る。

【０００８】そして、前記上位装置からの指示に応じ
て、前記予備系ＣＰＵ装置により制御される配下装置と
を指定するための制御要求レジスタを、前記両系ＣＰＵ
装置に設け、前記レジスタの指定に従って、前記両系Ｃ
ＰＵ装置の初期設定制御を並列処理するようにしたこと
を特徴とする。

【０００９】また、前記設定データが各配下装置毎に相
違する場合、前記予備系ＣＰＵ装置により制御される配
下装置の設定データを前記共通メモリに格納し、前記予
備系ＣＰＵ装置はこの格納データを使用して前記初期設
定をなし、前記現用系ＣＰＵ装置により制御される配下
装置の設定データは、前記現用系ＣＰＵ装置内のローカ
ルメモリに格納し、この格納データを使用して前記初期
設定をなすことを特徴とする。

【００１０】本発明の作用を述べる。現用系ＣＰＵから
配下装置に制御を行うと共に予備系ＣＰＵをも用いて配
下装置に制御を行い、負荷分散を行って処理能力の低下
や処理速度低下を防止する。並列処理を行うため、シス
テム再開時等、一度に全ての配下装置への初期設定制御
が必要な場合、その処理時間を大幅に短縮できることに
なる。

【００１１】

【発明の実施の形態】以下、図面を用いて本発明の実施
例について詳細に説明する。図１は本発明の実施例のシ
ステムブロック図であり、ＡＴＭ交換システムの場合の
例である。図１において、図８と同等部分は同一符号に
て示しており、現用系ＣＰＵ装置（以下、単にＣＰＵと
称す）１００と予備系ＣＰＵ１１０と、これ等両系ＣＰ
Ｕの配下に位置し制御線Ａ及びＢによりＣＰＵ１００及
び１１０と接続された複数の回線制御装置３０〜３３と
を含んで構成されている。

【００１２】更に、両系ＣＰＵ１００及び１１０により
アクセス可能な共通メモリエリア６０が設けられてい
る。現用系ＣＰＵ１００は回線制御装置制御用ＬＳＩ４
０と制御要求レジスタ１０とを有しており、また予備系
ＣＰＵ１１０は、同様に、回線制御装置制御用ＬＳＩ５
０と制御要求レジスタ２０とを有している。これ等現用
系ＣＰＵ１００と予備系ＣＰＵ１１０とは、基本的に構
成は同じであるものとする。

【００１３】制御要求レジスタ１０及び２０は予備系Ｃ
ＰＵ１１０への制御要求を出すためのものであり、正式
には予備系ＣＰＵへの制御要求レジスタと称されるもの
とする。そのレジスタ構成の詳細を図２に示している。
制御要求レジスタの必要ビット数は、「配下回線制御装
置数＋１」ビットである。図１の例では、配下回線制御
装置数は４個であるので、レジスタのビット数は５とな
っており、下位４ビットの「制御指示ビット」は、どの
回線制御装置を予備系ＣＰＵから制御するかを指示する
ためのビットであり、対応ビットに”１”を立てること
により、予備系ＣＰＵ１１０から制御が行われることを
示すものである。

【００１４】最下位１ビットの「データ同期ビット」
は、初期設定時等、現用系ＣＰＵ１００／予備系ＣＰＵ
１１０の両ＣＰＵで同じ設定データを用いて設定処理を
行うことを示すものであり、換言すれば、参照するデー
タとして、共通メモリエリア６０内の格納データを使用
する様に指示するためのビットである。従って、このビ
ットに”１”を立てることにより、現用系ＣＰＵ１０
０、予備系ＣＰＵ１１０共にデータの参照先が共通メモ
リエリア６０であることになる。

【００１５】以下、本発明の実施例の動作を説明する
が、その前に、前提として、上位レイヤ（上位ソフト）
からの全ての動作指示は、競合防止のために、現用系Ｃ
ＰＵ１００で受けるものとし、従って予備系ＣＰＵへの
制御要求レジスタ１０，２０の設定は現用系ＣＰＵ１０
０からのみ行うことができることになる。

【００１６】図３及び図４を参照すると、システム再開
時等で想定される全回線制御装置への初期設定処理の動
作例である。先ず、上位レイヤから現用系ＣＰＵ１００
が「全回線制御装置への設定」指示を受ける（ステップ
Ｓ１）。その際、初期設定データ３００と、どの回線制
御装置を予備系ＣＰＵ１１０から設定制御するかの指示
も同時に受ける（ステップＳ２）。本例では、予備系Ｃ
ＰＵ１１０から設定を行うのは、回線制御装置３１と３
３であるとする。

【００１７】現用系ＣＰＵ１００は、予備系ＣＰＵ１１
０からも設定を行う指示があると、受取った設定データ
３００を共通メモリエリア６０へ転送する（ステップＳ
３，図３の）。次に、現用系ＣＰＵ１００は予備系Ｃ
ＰＵ１１０から設定制御を行うよう指示された回線制御
装置３１と３３とに対応する制御要求レジスタ１０の制
御指示ビットを”１”にセットする（ステップＳ４，図
３の最上部のレジスタ設定値参照）。この場合、下位ビ
ットから順に回線制御装置３０，３１，３２，３３にそ
れぞれ対応しているものとする。

【００１８】同時に、現用系／予備系共に同じデータを
設定するので、最上位ビットのデータ同期ビットに”
１”を設定する（ステップＳ５，図３の最上部のレジス
タ設定値参照）。そして、現用系ＣＰＵ１００の制御要
求レジスタ１０の制御指示ビットのいずれかに”１”が
セットされると、ハードウェアが自律的に、予備系ＣＰ
Ｕ１１０の制御要求レジスタ２０へ現用系ＣＰＵ１００
の制御要求レジスタ１０の内容をコピーして（ステップ
Ｓ６）、予備系ＣＰＵ１１０へ制御開始信号を送出する
（ステップＳ７）。

【００１９】制御開始信号を受信した予備系ＣＰＵ１１
０は（ステップＳ８）、共通メモリエリア６０から該当
する初期設定データ３００を参照して制御要求レジスタ
２０にて指示されている回線制御装置３１，３３に対す
る初期設定を行うのである（ステップＳ９，図３の、
）。

【００２０】現用系ＣＰＵ１００は制御要求レジスタ１
０の最上位ビットであるデータ同期ビットをチェック
し、”１”が立っているので、共通メモリエリア６０か
ら該当する初期設定データ３００を参照して予備系ＣＰ
Ｕ１１０が設定制御した回線制御装置以外の装置３０，
３２に対して設定制御を行う（ステップＳ１０，図３の
、）。

【００２１】予備系ＣＰＵ１１０は、設定処理終了後、
制御要求レジスタ２０の値をクリアする（ステップＳ１
１）。この制御要求レジスタ２０の制御指示ビットが全
て”０”になったのを契機として、ハードウェアが自立
的に予備系ＣＰＵ１１０から現用系ＣＰＵへ制御終了信
号を送出する（ステップＳ１２）。現用系ＣＰＵ１００
は、予備系ＣＰＵ１１０から制御終了信号を受信し、更
に自系の処理が全て終了した段階で、上位レイヤ（上位
ソフト）へ終了通知を行う（ステップＳ１３，Ｓ１
４）。

【００２２】上記動作においては、全ての回路制御装置
に対して同じ設定データ３００を用いて設定制御するも
のであったが、各回線制御装置において設定するデータ
が異なる場合の動作例について、図５，図６を参照して
説明する。

【００２３】先ず、上位レイヤ（上位ソフト）から現用
系ＣＰＵ１００が「回線制御装置３０への設定」指示を
受ける（ステップＳ２１）。回線制御装置３０への設定
制御は現用系ＣＰＵ１００が行うものとし、その初期設
定データ３１０は現用系ＣＰＵ１００内のローカルメモ
リエリア７０に転送される（ステップＳ２２，図５の
）。続いて、上位レイヤより現用系ＣＰＵ１００は
「回線制御装置３１への設定」指示を受けるが、この場
合には、現用系ＣＰＵ１００には、回線制御装置３０へ
の設定要求がきているために、上位レイヤは予備系ＣＰ
Ｕ１１０を用いて設定を行うように指示する。従って、
現用系ＣＰＵ１００は予備系ＣＰＵ１１０へ受け取った
設定データ３１１を共通メモリエリア６０へ転送する
（ステップＳ２３，２４，図５の）。

【００２４】次に、現用系ＣＰＵ１００は、制御要求レ
ジスタ１０の制御ビットのうち、予備系ＣＰＵ１１０か
ら制御を行う様指示された回線制御装置３１に対応する
ビットに、”１”をセットする（ステップＳ２５，図５
の最上部のレジスタ設定値参照）。また、レジスタ１０
の最上位ビットのデータ同期ビットは、この場合には現
用系ＣＰＵ／予備系ＣＰＵで同じデータを使用しないの
で”０”にセットされる（ステップＳ２６，図５の最上
部のレジスタ設定地参照）。

【００２５】現用系ＣＰＵ１００の制御要求レジスタ１
０の制御指示ビットに”１”がセットされたので、ハー
ドウェアが自律的に予備系ＣＰＵ１１０の制御要求レジ
スタ２０へ、現用系ＣＰＵ１００の制御要求レジスタ１
０の内容をコピーし（ステップＳ２７）、制御開始信号
を送出する（ステップＳ２８）。

【００２６】制御開始信号を受信した予備系ＣＰＵ１１
０は（ステップＳ２９），共通メモリエリア６０の設定
データ３１１を参照して回線制御装置３１に対する設定
制御を行う（ステップＳ３０）。現用系ＣＰＵ１００は
レジスタ１０のデータ同期ビットをチェックして”０”
であるので、自系のローカルメモリエリア７０に格納さ
れている設定データ３１０を参照して回線制御装置３０
に対して設定制御を行うことになる（ステップＳ３
１）。以下のステップＳ３２〜Ｓ３５の処理は図４のス
テップＳ１１〜Ｓ１４の処理と同一である。

【００２７】この様にして、各回線制御装置毎に異なる
初期設定データであっても、両系ＣＰＵを用いて並列処
理を行うことで、処理能力の向上を図ることが可能とな
るのである。

【００２８】図７は本発明の他の施例のシステム構成を
示す図であり、図１と同等部分は同一符号にて示してい
る。本例では、実装回線制御装置の数を4 個から１６個
に増加した場合のものであり、それに伴って現用系／予
備系の各回線制御装置制御用ＬＳＩ４０，５０から伸び
る制御線（Ａ〜Ｈ）をそれぞれ４本づつに増やしてい
る。各制御線は各回線制御装置制御用ＬＳＩ４０，５０
から並列で処理できるものとする。制御線１本にぶら下
がる回線制御装置は４個と変らない。また、各制御線に
ついて、予備系ＣＰＵへの制御要求レジスタ１０〜１
３、２０〜２３を設けている。こうすることにより、先
の各実施例と同様な効果が得られる。

【００２９】尚、回線制御装置制御用ＬＳＩは、同一制
御線上にぶら下がる装置に対しては、並列処理は行えな
いが、制御線が異なれば、並列処理は可能であるものと
する。制御線ＡとＢを一対とし、以下、ＣとＤ、Ｅと
Ｆ、ＧとＨがそれぞれ一対となる。各ペア（対）の制御
線は、現用系／予備系それぞれから制御されることにな
る。

【００３０】

【発明の効果】第１の効果は、処理能力を向上すること
ができることである。その理由は、現用／予備運用方式
のＡＴＭ交換機において、予備系ＣＰＵにも配下回線制
御装置への設定処理を行わせることで、現用系ＣＰＵに
かかる負荷を分散することができるためである。

【００３１】第２の効果は、配下回線制御装置に対して
並列処理を可能とすることである。その理由は、制御要
求レジスタを設け、そのレジスタ内に、どこの回線制御
装置を予備系ＣＰＵから設定させるかという制御指示ビ
ットと同一データを使用して設定を行うかというデータ
同期ビットを持たせ、制御指示ビットにより、予備系Ｃ
ＰＵ側へ設定すべき回線制御装置を通知すると共に、現
用系ＣＰＵ側でも設定すべき回線制御装置がわかるの
で、並列で同時に処理を行うことができ、また、データ
同期ビットにより、同じデータを用いて設定を行う場
合、自動的に共通メモリエリアのデータを参照すること
が分かり、また、違うデータを用いて現用系／予備系Ｃ
ＰＵがそれぞれ設定を行う場合においても、制御が容易
になるからである。

【００３２】第３の効果は、処理速度を向上することが
できることである。第１、第２の効果と共に、現用系Ｃ
ＰＵからの制御要求レジスタに対する値設定を契機にハ
ードウェアが自律的に予備系ＣＰＵへレジスタ値をコピ
ー及び制御開始信号を送出することにより、ＣＰＵ介在
なく予備系ＣＰＵを起動することができるので、効率良
く、また高速に処理を開始することができる。

【図面の簡単な説明】

【図１】本発明の実施例のシステム構成図である。

【図２】図１の制御要求レジスタの詳細を示す図であ
る。

【図３】本発明の一実施例の動作を説明するための図で
ある。

【図４】本発明の一実施例の動作を示すフローチャート
である。

【図５】本発明の他の実施例の動作を説明するための図
である。

【図６】本発明の他の実施例の動作を示すフローチャー
トである。

【図７】本発明の他の実施例の構成を示す図である。

【図８】従来例を説明するための図である。

【符号の説明】

Ａ〜Ｈ 制御線 １０，２０ 予備系ＣＰＵへの制御要求レ
ジスタ ３０〜３３ 回線制御装置 ４０，５０ 回線制御装置制御用ＬＳＩ ６０ 共通メモリエリア ７０ ローカルメモリエリア １００ 現用系ＣＰＵ ２００ 予備系ＣＰＵ ３００，３１０，３１１ 設定データ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 現用系及び予備系ＣＰＵ装置と、これ等
   両系ＣＰＵ装置の配下に存在してこれ等ＣＰＵ装置から
   制御を受ける複数の配下装置とを含む情報処理システム
   であって、上位装置から前記配下装置に対する初期設定
   制御指示に応答して、前記両系ＣＰＵ装置を使用して前
   記配下装置の初期設定制御をなすことを特徴とする情報
   処理システム。
2. 【請求項２】 前記上位装置からの指示に応じて、前記
   予備系ＣＰＵ装置により制御される配下装置とを指定す
   るための制御要求レジスタを、前記両系ＣＰＵ装置に設
   け、前記レジスタの指定に従って、前記両系ＣＰＵ装置
   の初期設定制御を並列処理するようにしたことを特徴と
   する請求項１記載の情報処理システム。
3. 【請求項３】 前記両系ＣＰＵ装置に共通の共通メモリ
   を設け、初期設定のための設定データを前記共通メモリ
   に格納し、この格納データを使用して前記初期設定制御
   をなすことを特徴とする請求項１または２記載の情報処
   理システム。
4. 【請求項４】 前記設定データが各配下装置毎に相違す
   る場合、前記予備系ＣＰＵ装置により制御される配下装
   置の設定データを前記共通メモリに格納し、前記予備系
   ＣＰＵ装置はこの格納データを使用して前記初期設定を
   なすことを特徴とする請求項３記載の情報処理システ
   ム。
5. 【請求項５】 前記現用系ＣＰＵ装置により制御される
   配下装置の設定データは、前記現用系ＣＰＵ装置内のロ
   ーカルメモリに格納し、この格納データを使用して前記
   初期設定をなすことを特徴とする請求項４記載の情報処
   理システム。
6. 【請求項６】 前記ＣＰＵ装置は、ＡＴＭ（Asynchrono
   us Transfer Mode）交換機におけるＣＰＵであり、前記
   配下装置は回線制御装置であることを特徴とする請求項
   １〜５いずれか記載の情報処理システム。