JP3025899B2

JP3025899B2 - 入出力回路

Info

Publication number: JP3025899B2
Application number: JP02238920A
Authority: JP
Inventors: 裕片川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-09-11
Filing date: 1990-09-11
Publication date: 2000-03-27
Anticipated expiration: 2015-03-27
Also published as: JPH04119414A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロコンピュータ等に使用するディジ
タル信号入出力回路に関する。

（従来の技術）第７図は従来の入出力の構成を示したものである。第
７図において、600はマイクロコンピュータ（CPU）であ
り、制御部601,出力部602,入力部603と記憶部604から構
成される。607は被制御部,608は検出部である。第８図
は第７図に示す従来例における制御部601の動作を表す
フローチャートである。

次に、上記従来例の動作を第７図，第８図を参照して
説明する。制御部601は記憶部604に格納される第８図に
示される入出力処理手順により、出力部602に制御デー
タを出力を行い、入力部603よりデータ入力を行うよう
に制御動作を行う。

ところで、出力部602は出力線605により被制御部607
に接続され、被制御部607は出力部602が“H"レベルの時
駆動状態に制御され“L"レベルの時非駆動状態に制御さ
れる。また、入力部603の入力線606は各種信号（例えば
直流電流切断信号等）の検出部608に接続され、検出部6
08の出力は“H"レベルの時信号非検出状態を示し、“L"
レベルの時信号検出状態を出力する。

入出力処理は、出力部602に“H"レベル信号出力時に
入力部603に“L"レベルの信号を受信すると、上記出力
部602の出力レベルを強制的に“L"レベルに切り換える
動作を行うようになっている。また、第８図のフローチ
ャートは、特に入出力制御のみを表したものであり、入
出力データを実際に利用する部分及び出力要求を行う部
分については省略してある。

入力部603は入力制御線606を介して検出部608よりデ
ータの入力を行う（S₁₀₁）。続いて、他の内部処理に上
記入力したデータを渡し（S₁₀₂）、入力したデータのレ
ベル判定を行い（S₁₀₃）、もしも“H"レベルであれば
“H"フラグのセットを行い（S₁₀₄）、逆に“L"レベルで
あれば“H"フラグのリセットを行う（S₁₀₅）。次に内部
処理により外部出力用のデータを受け取り（S₁₀₆）、出
力データの判定を行い（S₁₀₇）、“L"レベル出力であれ
ば出力部602と出力制御線605を介して“L"レベル信号を
出力し、被制御部607を非駆動状態に設定する。また、
出力データ“H"レベル出力であれば、入力データのレベ
ルを“H"フラグにより判定し（S₁₀₈）、もしも“H"フラ
グがセットされていれば出力部602に“H"レベルを出力
し、被制御部607を駆動状態にする（S₁₀₉）。一方S₁₀₈
において“H"フラグがセットされていなければ（即ち、
先の入力データが“L"レベルの時）出力部602に“L"レ
ベルを出力し（S₁₁₀）、被制御部607を強制的に非駆動
状態に設定する。S₁₀₉及びS₁₁₀を実行するとS₁₀₁に戻
り、一連の入出力制御を繰り返す。

（発明が解決しようとする課題）しかしながら上記従来のような構成では、第７図
（Ｂ）の入力波形609（第７図（Ａ）の出力線605上のａ
点の波形）と出力波形610（入力線606上のｂ点の波形）
によって示されているように、出力部602が“H"レベル
を出力した時、入力部603にて“L"レベルの信号を受信
すると、出力部602の出力が“H"レベルから“L"レベル
に反転されるが、制御部のソフトウエアから処理遅延に
より、入力信号立ち下がり時に対して応答処理遅れ611
が発生し、同様に入力信号立ち上がり時に対して応答処
理遅れ612が発生する。また、大型のシステムにおいて
は、入力部及び出力部が複雑になった場合、これら入出
力の変化に合わせた実時間処理は、ソフトウエア処理上
かなりの負荷になる。また、上記例では被制御部が“H"
駆動であり、検出部が“L"検出出力であり、信号検出時
出力を非駆動状態（“L"レベル）に設定するものであっ
たが、その他制御レベル条件は多数考えられ（例えば被
制御部が“L"駆動であり、検出部が“H"検出出力であ
り、信号検出時、被制御部を非駆動状態（“H"レベル）
に設定するもの等）これらの制御を、第８図に示すよう
にソフトウエアで実行すると、その条件により数種類の
ソフトウエア処理を作成しなければならず、制御処理が
複雑となるという問題点があった。

本発明は上記従来の問題を解決するものであり、条件
により数種のソフトウエア処理を要しない入出力回路を
提供することを目的とするものである。

（課題を解決するための手段）本発明は上記目的を達成するために、出力部と非制御
部との間と、入力部と検出部との間に、入出力制御専用
の回路を設け、その回路に動作モード切り換えポートを
設け、被制御部の駆動レベル（“H"または“L"レベル）
と検出部の検出レベル（“H"または“L"レベル）及び検
出レベルによる出力部の出力状態（検出時“H"レベル、
“L"レベル、またはハイインピーダンス）の選択が可能
となるように構成したものである。

（作用）したがって、本発明の上記構成により、マイクロコン
ピュータのソフトウエア制御に頼ることなく入力に対す
る実時間応答出力が可能となり、入力に対する実時間応
答が必要な出力ポートを多数搭載した大型のシステムに
おいて、ソフトウエアの処理負荷を軽減することが可能
となり、入出力回路の動作モード切り換えポートの選択
により、各種入出力制御の組み合わせが可能となり、シ
ステム設計の自由度が著しく改善される。

（実施例）第１図は本発明の一実施例における入出力回路の概略
的な構成を示すものであり、第１図において、１は第１
の入力11の検出論理（“H"または“L"）を切り換えるた
めの第２の入力を有する入力論理切り換え手段、２は第
２の入力12によって指定されるものに等しい入力論理を
第１の入力11に受信すると活性化する信号入力と出力の
インピーダンスをハイインピーダンスまたはローインピ
ーダンスに切り換える第３の入力13を有する出力インピ
ーダンス切り換える手段、３は第３の入力13の選択結果
がローインピーダンス選択状態になった時に活性化する
信号入力と出力駆動論理を“H"レベル駆動または“L"レ
ベル駆動に選択する第４の入力14を有する出力駆動論理
切り換え手段、４は第３の入力13によりハイインピーダ
ンスが選択された場合に活性化する信号入力と出力駆動
論理切り換え手段３より出力する切り換え論理選択信号
情報の入力と第５の入力15の３つの入力により第１の出
力16を出力する出力制御手段である。

第２図は第１図に示した本発明の一実施例における入
出力回路の具体的な回路構成を示したものである。第２
図において、100は入出力回路であり、109,114,115及び
117はANDゲート、111,112及び118はORゲート、108は排
他的論理和ゲート、110,113,116はインバータ、119は３
ステートバッファであって、各種ゲートは第３図に示す
ような機能を有している。

ところで、入力ポート107には外来信号が入力され、
その出力は直接入力データ出力ポート105に出力される
と同時に排他的論理和ゲート108に入力される。排他的
論理和ゲート108のもう一方の入力端子は、入力論理切
り換え入力ポート103に接続され、排他的論理和ゲート1
08は、本入力レベルと同等のレベルの信号が入力ポート
107より入力された場合のみ“L"レベルを出力し、後に
続くORゲート112及びANDゲート117を活性化する。ORゲ
ート112及びANDゲート117は選択ゲートであり、出力イ
ンピーダンス切り換え入力ポート104の入力レベルによ
り選択され、“H"レベル入力時ANDゲート117が選択さ
れ、ORゲート112は非選択状態となり、入力ポート107の
入力レベルが、入力論理切り換え入力ポート103の入力
レベルと同等のレベルになった時、ANDゲート117の出力
が“H"レベルとなり、３ステートバッファ119の出力イ
ンピーダンス制御端子Ｂを“H"レベルに設定し、出力ポ
ート106はハイインピーダンス状態となる。一方、出力
インピーダンス切り換え入力ポート104を“L"レベルに
設定すると、ANDゲート117が非活性状態になり、ORゲー
ト112が活性状態になる。この場合ANDゲート117の出力
は“L"レベル固定となり、３ステートバッファ119はロ
ーインピーダンス出力状態となる。ところで、活性化状
態となったORゲート112は、入力論理切り換え入力ポー
ト103と同等の入力ポート信号を受信すると、先のORゲ
ート112の出力は“L"レベルを出力する。そして、ORゲ
ート112の出力はANDゲート109とORゲート111に入力され
る。ANDゲート109とORゲート111には、それぞれ、出力
データ入力ポート101が接続され、先のORゲート112の
“L"レベル出力により、ANDゲート109の出力に“L"レベ
ルを出力させ、一方、ORゲート111の出力に“H"を出力
させる様に制御する。これらANDゲート109及びORゲート
111は、先のORゲート112の出力が“H"レベルである場合
は、非活性状態であり、それぞれのゲートの出力は出力
データ入力ポート101の入力レベルを、そのままANDゲー
ト114及びANDゲート115に伝達する。インバータ113,AND
ゲート114,ANDゲート115,ORゲート118は選択回路であ
り、出力駆動論理切り換え入力ポート102の入力レベル
により制御され、“H"レベル入力時には、ANDゲート115
が活性化され、ORゲート111の出力が選択され、３ステ
ートバッファ119に伝達される。また逆に、“L"レベル
入力時には、ANDゲート114側が活性化され、ANDゲート1
09の出力が選択され、３ステートバッファ119に伝達さ
れる。

以上の動作を機能表で示すと第４図のようになる。

本入出力回路の動作は、出力駆動論理切り換え入力ポ
ート102（入力102）入力論理切り換え入力ポート103
（入力103）出力インピーダンス切り換え入力ポート104
（入力104）の各組合わせにより、第４図に示すような
６つの動作モード得られる。

動作１は入力102＝“L",入力103＝“L",入力104＝
“L"の組み合わせにより得られ、入力107が“L"レベル
の時、出力106に強制的に“L"を出力し、入力107が“H"
レベルの間は、入力101の入力レベルが出力106にそのま
ま伝達されるように動作する。

動作２は、入力102＝“H",入力103＝“L",入力104＝
“L"の組み合わせにより得られ、入力107が“L"レベル
の時、出力106に強制的に“H"を出力し、入力107が“H"
レベルの間は、入力101の入力レベルが出力106にそのま
ま伝達されるように動作する。

動作３は、入力102＝“L",入力103＝“H",入力104＝
“L"の組み合わせにより得られ、入力107が“H"レベル
の時、出力106に強制的に“L"を出力し、入力107が“L"
レベルの間は、入力101の入力レベルが出力106にそのま
ま伝達されるように動作する。

動作４は、入力102＝“H",入力103＝“H",入力104＝
“L"の組み合わせにより得られ、入力107が“H"レベル
の時、出力106に強制的に“H"を出力し、入力が“L"レ
ベルの間は、入力101の入力レベルが出力106にそのまま
伝達されるように動作する。

動作５は、入力102＝“L"または“H",入力103＝“L",
入力104＝“H"の組み合わせにより得られ、入力107が
“L"レベルの時、出力106に強制的にインピーダンス状
態とし、入力107が“H"レベルの間は、入力101の入力レ
ベルが出力106にそのまま伝達されるように動作する。

動作６は、入力102＝“L"または“H",入力103＝“H",
入力104＝“H"の組み合わせにより得られ、入力107が
“H"レベルの時、出力106に強制的にハイインピーダン
ス状態とし、入力107が“L"レベルの間は、入力101の入
力レベルが出力106にそのまま伝達されるように動作す
る。

ところで、第５図は第２図の本発明による入出力回路
100を第４図の動作１モードに設定し、先に説明した第
７図に示す従来のマイクロコンピュータと被制御部、検
出部との間に接続したものである。第５図において、40
0は入出力回路、401は出力データ入力ポート、402は出
力駆動論理切り換え入力ポート、403は入力論理切り換
え入力ポート、404は入力インピーダンス切り換え入力
ポート、405は入力データ出力ポート、406は出力ポー
ト、407は入力ポート、408,409,410はスイッチ、411は
被制御部、412は検出部、413はCPU、414は制御部、415
は出力部、416は入力部、417は記憶部である。

第５図において、入出力回路400の入力データ入力ポ
ート401はCPU413の出力部415に接続し、出力駆動論理切
り換え入力ポート402はスイッチ408を経由してグランド
レベル（以下GNDという）に終端され、入力論理切り換
え入力ポート403はスイッチ409を経由したGNDに終端さ
れ、出力インピーダンス切り換え入力ポート404はスイ
ッチ410を経由してGNDに終端され、入力データ出力ポー
ト405はCPU413の入力部416に接続され、出力ポート406
は被制御部411に接続され、入力ポート407は検出部412
に接続されている。

ここで、CPU413を構成する制御部414,出力部415,入力
部416及び記憶部417は、第７図の従来のCPU600の構成を
等しく、被制御部411及び検出部412はそれぞれ、被制御
部607及び検出部608に等しい構造を持つ。

また、制御部414は記憶部417に格納される、第６図の
フローチャートに示すプログラムにより制御される。

この、フローチャートは、第８図の従来例のフローチ
ャートと同様に、入出力処理にのみ焦点を絞ったフロー
チャートであり、実際の入力データを使用する処理、及
び実際に出力要求を行う処理は別に存在するが、ここで
は、本発明とは直接関係が無いために説明を省略する。

第６図のフローチャートにおいて、まず入出力部416,
入力データ出力ポート405,及び入力ポート407を経由し
て検出部412より検出信号データを入力する（S₁）。次
に入力したデータを内部処理を引き渡す処理を行う
（S₂）。次に、内部処理により出力部415に出力すべ
き、データを受け取り（S₃）、受け取ったデータのレベ
ル判定を行い（S₄）、出力レベル“H"であれば、先の出
力部415に“H"レベルを出力し（S₅）、出力データ入力
ポート401、及び出力ポート406を経由して、被制御部41
1を駆動状態とし、一方、出力レベル“L"であれば、出
力部415に“L"レベルを出力し（S₆）、被駆動部411を非
駆動状態とする。そして、それぞれの出力処理ステップ
S₅または、ステップS₆を終了すると、最初のステップS₁
に戻り先に説明した各処理ステップを繰り返す。

第６図のフローチャートを第８図の従来例のフローチ
ャートと比較すると入力信号“L"レベル受信時の出力ポ
ートに対する強制的な“L"レベル出力処理が必要無く、
動作１のモードの入出力回路400がこの処理を肩代わり
する。

以上のように構成された、第５図（Ａ）の回路におい
てａ点,b点,c点及びｄ点における各制御タイミング波形
は、第５図（Ｂ）に示す波形418,波形419,波形420,波形
421に示す通りであり、入力ポート波形420が“L"レベル
である期間、出力ポート波形419も“L"レベルを出力す
ることが可能となる。

（発明の効果）本発明は上記実施例から明らかなように、入力に対す
る実時間応答出力を可能とし、且つソフトウエアによる
処理に頼る必要無く、入力信号に実時間に応答する必要
のある出力ポートを多数必要とする大型のシステムを構
成する場合において、ソフトウエアの処理負担を軽減す
ることが可能となるだけでなく、本発明の入出力回路の
動作モードを決定する３つの入力ポート設定、つまり制
御入力レベル（“H"/“L"）の切り換え、出力制御レベ
ル（“H"/“L"）の切り換え、出力インピーダンス（ハ
イインピーダンス／ローインピーダンス）の切り換えの
各種組み合わせにより、各種出力応答制御が可能とな
り、システム設計の自由度が著しく改善され、極めて品
質の高い製品機能を提供出来る効果がある。

また、本発明の入出力回路は、半導体集積化すると特
に効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の入出力回路の概略的機能ブ
ロック図、第２図は本発明の一実施例における入出力回
路の構成図、第３図は本発明の実施例に使用される論理
ゲートの機能表を示す図、第４図は本発明の実施例にお
ける入出力回路の動作を表した機能表を示す図、第５図
は本発明の入周力回路の動作１モードを使用した実施
例、第６図は第５図の実施例における制御部の動作フロ
ーチャート、第７図は従来例における入出力の構成図、
第８図は第７図の従来例における制御部のフローチャー
トである。１……入力論理切り換え手段、２……出力インピーダン
ス切り換え手段、３……出力駆動論理切り換え手段、４
……出力制御手段、11……第１の入力、12……第２の入
力、13……第３の入力、14……第４の入力、15……第５
の入力、16……第１の出力、100,400……入出力回路、1
01,401……出力データ入力ポート、102,402……出力駆
動論理切り換え入力ポート、103,403……入力論理切り
換え入力ポート、104,404……出力インピーダンス切り
換え入力ポート、105,405……入力データ出力ポート、1
06,406……出力ポート、107,407……入力ポート、108…
…排他的論理和ゲート、109,114,115,117……ANDゲー
ト、111,112,118……ORゲート、110,113,116……インバ
ータ、119……３ステートバッファ、408,409,410……ス
イッチ、411,607……被制御部、412,608……検出部、41
3,600……CPU、414,601……制御部、415,602……出力
部、416,603……入力部、417,604……記憶部。

Claims

(57)【特許請求の範囲】

【請求項１】第１の入力と前記第１の入力の検出論理
（“H"または“L"）を切り換えるための第２の入力とを
具備する入力論理切り換え手段と、前記第２の入力によ
って指定されるものに等しい入力論理を前記第１の入力
に受信すると活性化する信号入力と出力のインピーダン
スを“ハイインピーダンス”または“ローインピーダン
ス”に切り換える第３の入力の２つを具備する出力イン
ピーダンス切り換え手段と、前記第３の入力の選択結果
が“ローインピーダンス”選択状態になって時に活性化
する信号入力と出力駆動論理を“H"レベル駆動または
“L"レベル駆動に選択する第４の入力の２つを具備える
出力駆動論理切り換え手段と、前記第３の入力により
“ハイインピーダンス”が選択された場合に活性化する
信号入力と前記出力駆動論理切り換え手段により出力す
る切り換え論理選択信号情報の入力と第５の入力の３つ
の入力を具備し、前記入力論理切り換え手段の第１の入
力の入力データ論理が第２の入力によって指定される入
力データ論理とが等しい時、前記第３の入力によって指
定されるインピーダンスが“ローインピーダンス”の場
合、前記第４の入力によって位指定される出力論理レベ
ルを第１の出力に強制的に出力し、前記第３の入力によ
って指定されるインピーダンスが“ハイインピーダン
ス”である場合、前記第１の出力を強制的に“ハイイン
ピーダンス”状態とし、前記第１の入力の入力論理が第
２の入力により指定される入力論理と異なる場合、前記
第５の入力データが、前記第１の出力に直接出力される
ように動作する出力制御手段により構成されることを特
徴とする入出力回路。