JPH06103838B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH06103838B2 JPH06103838B2 JP60153797A JP15379785A JPH06103838B2 JP H06103838 B2 JPH06103838 B2 JP H06103838B2 JP 60153797 A JP60153797 A JP 60153797A JP 15379785 A JP15379785 A JP 15379785A JP H06103838 B2 JPH06103838 B2 JP H06103838B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し、特にバス論理回路を含む半導
体集積論理回路の改良に関する。
体集積論理回路の改良に関する。
従来のバス論理回路においては、その一例の主要部を示
すブロック図が第２図に示されているように、端子57、
および59よりそれぞれ論理信号が入力され、３ステート
・バッファ14,15および16を介して共通バス102に入力さ
れる。この従来例は、共通バス102に導入される論理信
号が三つの場合で、それぞれ端子60,61および62より入
力される制御信号により制御されて、前記三つの論理信
号が時間的に適宜選択され共通バス102に入力される。
例えば、端子60,61および62より制御信号として入力さ
れる論理レベルが、それぞれ“1"、“0"および“0"のレ
ベルの場合には、３ステート・バッファ14,15および16
を介して、端子57より入力される論理信号のみが選択さ
れて共通バス102に入力される。端子61から入力される
制御信号の論理レベルが“1"のレベルの場合には、端子
58から入力される論理信号が選択されて共通バスに入力
され、端子62から入力される制御信号の論理レベルが
“1"のレベルの場合には、端子59から入力される論理信
号が共通バスに入力される。
すブロック図が第２図に示されているように、端子57、
および59よりそれぞれ論理信号が入力され、３ステート
・バッファ14,15および16を介して共通バス102に入力さ
れる。この従来例は、共通バス102に導入される論理信
号が三つの場合で、それぞれ端子60,61および62より入
力される制御信号により制御されて、前記三つの論理信
号が時間的に適宜選択され共通バス102に入力される。
例えば、端子60,61および62より制御信号として入力さ
れる論理レベルが、それぞれ“1"、“0"および“0"のレ
ベルの場合には、３ステート・バッファ14,15および16
を介して、端子57より入力される論理信号のみが選択さ
れて共通バス102に入力される。端子61から入力される
制御信号の論理レベルが“1"のレベルの場合には、端子
58から入力される論理信号が選択されて共通バスに入力
され、端子62から入力される制御信号の論理レベルが
“1"のレベルの場合には、端子59から入力される論理信
号が共通バスに入力される。
上記の従来のバス論理回路においては、共通バスに導入
される複数の論理信号の選択制御にかかわりを持つ制御
信号が、上述のように、各論理信号に対してそれぞれ個
別に対応している。このため、第２図に示される従来例
の場合においては、例えば、端子60および61に入力され
る制御信号の論理レベルが、ともに“1"のレベルの状態
においては、端子57および58から入力される論理信号
は、３ステート・バッファ14および15を介して双方とも
共通バス102に入力される。また、例えば、端子60,61お
よび62より入力される制御信号の論理レベルが、ともに
“0"のレベルの状態においては、端子57,58および59か
ら入力される論理信号は、ともに３ステート・バッファ
14,15および16により共通バス102に対する導入が遮断さ
れ、共通バス102に対する論理信号が皆無の状態にな
る。
される複数の論理信号の選択制御にかかわりを持つ制御
信号が、上述のように、各論理信号に対してそれぞれ個
別に対応している。このため、第２図に示される従来例
の場合においては、例えば、端子60および61に入力され
る制御信号の論理レベルが、ともに“1"のレベルの状態
においては、端子57および58から入力される論理信号
は、３ステート・バッファ14および15を介して双方とも
共通バス102に入力される。また、例えば、端子60,61お
よび62より入力される制御信号の論理レベルが、ともに
“0"のレベルの状態においては、端子57,58および59か
ら入力される論理信号は、ともに３ステート・バッファ
14,15および16により共通バス102に対する導入が遮断さ
れ、共通バス102に対する論理信号が皆無の状態にな
る。
すなわち、従来のバス論理回路を含む半導体集積論理回
路においては、共通バスに導入される複数の論理信号に
対して、それぞれ個別に制御信号が対応しているため、
上述のように、共通バスに同時に複数の論理信号が入力
されるという問題点があり、また、場合によって共通バ
スに入力される論理信号が皆無の状態になるという問題
点がある。特に、共通バスに論理信号のすべてが入力さ
れない状態においては、共通バスが高インピーダンスと
なって共通バスにノイズ等によるサージ電圧が現われ、
その結果、共通バスに対応するバッファを構成するシー
モス（CMOS）（Complementary Metal Oxide Semiconduc
tor）トランジスタが劣化ないしは破壊し、論理回路と
しての機能に障害を生じるということが問題となってい
る。
路においては、共通バスに導入される複数の論理信号に
対して、それぞれ個別に制御信号が対応しているため、
上述のように、共通バスに同時に複数の論理信号が入力
されるという問題点があり、また、場合によって共通バ
スに入力される論理信号が皆無の状態になるという問題
点がある。特に、共通バスに論理信号のすべてが入力さ
れない状態においては、共通バスが高インピーダンスと
なって共通バスにノイズ等によるサージ電圧が現われ、
その結果、共通バスに対応するバッファを構成するシー
モス（CMOS）（Complementary Metal Oxide Semiconduc
tor）トランジスタが劣化ないしは破壊し、論理回路と
しての機能に障害を生じるということが問題となってい
る。
上記の問題点を解決するために、本発明の論理回路は、
バス論理回路を含む半導体集積論理回路において、共通
バスに導入される複数の論理信号が、時間的に重複する
状態で前記共通バスに入力されることを未然に防止する
とともに、前記論理信号の共通バスに対する導入中断時
においては、所定の論理レベル信号が前記共通バスに入
力されるように作用する論理信号制御手段を備えてい
る。
バス論理回路を含む半導体集積論理回路において、共通
バスに導入される複数の論理信号が、時間的に重複する
状態で前記共通バスに入力されることを未然に防止する
とともに、前記論理信号の共通バスに対する導入中断時
においては、所定の論理レベル信号が前記共通バスに入
力されるように作用する論理信号制御手段を備えてい
る。
すなわち、本発明によれば、夫々が制御端子および共通
バスに接続された出力端子を有し、前記制御端子が第１
の論理レベルのときは入力された信号を前記出力端子を
介して前記共通バスに転送し第２の論理レベルのときは
前記出力端子をハイインピーダンス状態にする複数のバ
ッファと、これらバッファにそれぞれ対応して供給され
た複数の制御信号を受け、第１の状態のときにこれら制
御信号を前記複数のバッファの対応するバッファの制御
端子にそれぞれ転送し第２の状態のときは前記複数の制
御信号の論理レベルにかかわらず前記複数のバッファの
夫々の制御端子に前記第２の論理レベルを供給するゲー
ト回路と、前記複数の制御信号を受け、これら制御信号
のうちのいずれか一つの制御信号のみが前記第１の論理
レベルをとるときに前記ゲート回路を前記第１の状態に
し、それ以外のときは前記ゲート回路を前記第２の状態
にするとともにバス制御信号を発生する制御手段と、前
記バス制御信号により活性化されて前記共通バスを低イ
ンピーダンス状態とする論理レベル発生回路とバッファ
からなる手段とを備える論理回路が得られる。
バスに接続された出力端子を有し、前記制御端子が第１
の論理レベルのときは入力された信号を前記出力端子を
介して前記共通バスに転送し第２の論理レベルのときは
前記出力端子をハイインピーダンス状態にする複数のバ
ッファと、これらバッファにそれぞれ対応して供給され
た複数の制御信号を受け、第１の状態のときにこれら制
御信号を前記複数のバッファの対応するバッファの制御
端子にそれぞれ転送し第２の状態のときは前記複数の制
御信号の論理レベルにかかわらず前記複数のバッファの
夫々の制御端子に前記第２の論理レベルを供給するゲー
ト回路と、前記複数の制御信号を受け、これら制御信号
のうちのいずれか一つの制御信号のみが前記第１の論理
レベルをとるときに前記ゲート回路を前記第１の状態に
し、それ以外のときは前記ゲート回路を前記第２の状態
にするとともにバス制御信号を発生する制御手段と、前
記バス制御信号により活性化されて前記共通バスを低イ
ンピーダンス状態とする論理レベル発生回路とバッファ
からなる手段とを備える論理回路が得られる。
以下、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例におけるバス論理回路の主
要部を示すブロック図である。第１図に示されるよう
に、本実施例のバス論理回路は、フル・アダー（Fnll A
dder）１、インバータ２および４、NOR回路３、論理レ
ベル発生回路５、AND回路6,7および８、および３スラー
ト・バッファ12を含む論理信号制御手段13と、ステート
・バッファ9,10および11と、を備えている。本実施例
は、前述の従来例の場合と同様に、端子51,52および53
より三つの論理信号が入力される場合の一例である。
要部を示すブロック図である。第１図に示されるよう
に、本実施例のバス論理回路は、フル・アダー（Fnll A
dder）１、インバータ２および４、NOR回路３、論理レ
ベル発生回路５、AND回路6,7および８、および３スラー
ト・バッファ12を含む論理信号制御手段13と、ステート
・バッファ9,10および11と、を備えている。本実施例
は、前述の従来例の場合と同様に、端子51,52および53
より三つの論理信号が入力される場合の一例である。
第１図において、端子54,55および56から入力される制
御信号に対応する論理レベルA,BおよびＣは、フル・ア
ダー１に入力され、フル・アダー１からは論理レベルA,
BおよびＣに対して、D,E,FおよびＧの各論理レベルが出
力される。前記A,BおよびＣの各論理レベルに対する、
フル・アダー１の論理レベルD,E,FおよびＧへの変換作
用は下記の第１表に示される。
御信号に対応する論理レベルA,BおよびＣは、フル・ア
ダー１に入力され、フル・アダー１からは論理レベルA,
BおよびＣに対して、D,E,FおよびＧの各論理レベルが出
力される。前記A,BおよびＣの各論理レベルに対する、
フル・アダー１の論理レベルD,E,FおよびＧへの変換作
用は下記の第１表に示される。
論理レベルD,FおよびＧは、そのまま直接にNOR回路３に
送られ、論理レベルＥは、インバータ２において反転さ
れ論理レベルとしてNOR回路３に入力される。従っ
て、上記表より明らかなように、NOR回路３の論理レベ
ル出力Ｈは、論理レベルA,BおよびＣの入力に対して、
上記表のＩ、IIおよびIIIの場合においてのみ論理レベ
ル“1"となり、これ以外のIV、Ｖ、VI、VIIおよびVIII
のそれぞれの場合においては常に論理レベル“0"とな
る。論理レベルＨは、AND回路6,7および８と、インバー
タ４とに送られるが、AND回路6,7および８には前述の端
子54,55および56から入力されると制御信号に対応する
論理レベルA,BおよびＣもそれぞれ入力されており、上
記第１表におけるＩ、IIおよびIIIの各場合に対応し
て、AND回路6,7および８から出力される論理レベルJ,K
およびＬは、それぞれ（“1"、“0"、“0"）、（“0"、
“1"、“0"）および（“0"、“0"、“1"）の組合せとな
る。これらの論理レベルJ,KおよびＬは、それぞれ３ス
テート・バッファ9,10および11に送られており、上記の
Ｉの場合には端子51から入力される論理信号が、３ステ
ート・バッファ９を介して共通バス101に入力され、同
様に、IIの場合およびIIIの場合には、それぞれ端子52
および53から入力される論理信号が、３ステート・バッ
ファ10および11を介して、それぞれに共通バスに入力さ
れる。なお、第１表におけるIV、Ｖ、VI、VIIおよびVII
Iの各場合においては、論理レベルＨが常に“0"のレベ
ルとなるため、前記論理信号は、共通バス101に対して
すべて遮断される。
送られ、論理レベルＥは、インバータ２において反転さ
れ論理レベルとしてNOR回路３に入力される。従っ
て、上記表より明らかなように、NOR回路３の論理レベ
ル出力Ｈは、論理レベルA,BおよびＣの入力に対して、
上記表のＩ、IIおよびIIIの場合においてのみ論理レベ
ル“1"となり、これ以外のIV、Ｖ、VI、VIIおよびVIII
のそれぞれの場合においては常に論理レベル“0"とな
る。論理レベルＨは、AND回路6,7および８と、インバー
タ４とに送られるが、AND回路6,7および８には前述の端
子54,55および56から入力されると制御信号に対応する
論理レベルA,BおよびＣもそれぞれ入力されており、上
記第１表におけるＩ、IIおよびIIIの各場合に対応し
て、AND回路6,7および８から出力される論理レベルJ,K
およびＬは、それぞれ（“1"、“0"、“0"）、（“0"、
“1"、“0"）および（“0"、“0"、“1"）の組合せとな
る。これらの論理レベルJ,KおよびＬは、それぞれ３ス
テート・バッファ9,10および11に送られており、上記の
Ｉの場合には端子51から入力される論理信号が、３ステ
ート・バッファ９を介して共通バス101に入力され、同
様に、IIの場合およびIIIの場合には、それぞれ端子52
および53から入力される論理信号が、３ステート・バッ
ファ10および11を介して、それぞれに共通バスに入力さ
れる。なお、第１表におけるIV、Ｖ、VI、VIIおよびVII
Iの各場合においては、論理レベルＨが常に“0"のレベ
ルとなるため、前記論理信号は、共通バス101に対して
すべて遮断される。
他方、論理レベルＨはインバータ４により反転されて、
論理レベルとして３ステート・バッファ12に送られ
る。３ステート・バッファ12には、論理レベル発生回路
５から送られてくる論理レベルＭが常時入力されてお
り、論理レベルが“1"のレベルとなる場合には、論理
レベルＭはそのまま共通バス101に入力され、論理レベ
ルが“0"のレベルの場合には、共通バス101に対して
遮断される。この論理レベルが“1"のレベルの場合
は、端子51,52および53から入力される論理信号が、上
述のように共通バス101に対し、すべて遮断されている
状態に対応している。従って、端子51,52および53から
入力される論理信号は、端子54,55および56から入力さ
れる制御信号の論理レベルの選択により、その中の一つ
の論理信号のみが確実に選択されて共通バス101に入力
される。また仮に誤操作等により、複数の論理信号を選
択するような制御信号の論理レベルが選定されることが
あっても、その場合には前述のように論理レベルＨが常
に“0"のレベルとなり、すべての論理信号が共通バスに
対して遮断される。しかも、この場合においては、が
“1"のレベルとなるため、論理レベル発生回路５から出
力される論理レベルＭが３ステート・バッファ12を介し
て共通バス101に導入されるため、共通バス101が高イン
ピーダンスの状態となることも回避される。このこと
は、端子54,55および56から入力される制御信号の論理
レベルA,BおよびＣにおいて、すべての論理信号を遮断
するために、A,BおよびＣのすべてを“0"のレベルに設
定する場合においても同様で、共通バス101に導入され
る論理信号が皆無の場合においては、論理レベルＭの代
替導入により、共通バス101は常に高インピーダンスの
状態になることから回避される。
論理レベルとして３ステート・バッファ12に送られ
る。３ステート・バッファ12には、論理レベル発生回路
５から送られてくる論理レベルＭが常時入力されてお
り、論理レベルが“1"のレベルとなる場合には、論理
レベルＭはそのまま共通バス101に入力され、論理レベ
ルが“0"のレベルの場合には、共通バス101に対して
遮断される。この論理レベルが“1"のレベルの場合
は、端子51,52および53から入力される論理信号が、上
述のように共通バス101に対し、すべて遮断されている
状態に対応している。従って、端子51,52および53から
入力される論理信号は、端子54,55および56から入力さ
れる制御信号の論理レベルの選択により、その中の一つ
の論理信号のみが確実に選択されて共通バス101に入力
される。また仮に誤操作等により、複数の論理信号を選
択するような制御信号の論理レベルが選定されることが
あっても、その場合には前述のように論理レベルＨが常
に“0"のレベルとなり、すべての論理信号が共通バスに
対して遮断される。しかも、この場合においては、が
“1"のレベルとなるため、論理レベル発生回路５から出
力される論理レベルＭが３ステート・バッファ12を介し
て共通バス101に導入されるため、共通バス101が高イン
ピーダンスの状態となることも回避される。このこと
は、端子54,55および56から入力される制御信号の論理
レベルA,BおよびＣにおいて、すべての論理信号を遮断
するために、A,BおよびＣのすべてを“0"のレベルに設
定する場合においても同様で、共通バス101に導入され
る論理信号が皆無の場合においては、論理レベルＭの代
替導入により、共通バス101は常に高インピーダンスの
状態になることから回避される。
なお上記の説明においては、共通バスの導入される論理
信号の数が三つの場合について説明したが、論理信号の
数については本実施例における三つの場合に限定される
ものではない。このことは、本実施例に示される論理信
号制御手段の構成内容についても同様で、本実施例に限
定されるものではない。
信号の数が三つの場合について説明したが、論理信号の
数については本実施例における三つの場合に限定される
ものではない。このことは、本実施例に示される論理信
号制御手段の構成内容についても同様で、本実施例に限
定されるものではない。
以上詳細に説明したように、本発明は、バス論理回路を
含む半導体集積論理回路において、共通バスに導入され
る複数の論理信号の選択制御に対応して、複数の論理信
号が同時に共通バスに入力されることを防止し、且つ論
理信号の共通バスに対する導入中断時における共通バス
の高インピーダンス化を排除することができるという効
果がある。
含む半導体集積論理回路において、共通バスに導入され
る複数の論理信号の選択制御に対応して、複数の論理信
号が同時に共通バスに入力されることを防止し、且つ論
理信号の共通バスに対する導入中断時における共通バス
の高インピーダンス化を排除することができるという効
果がある。
第１図は、本発明の一実施例におけるバス論理回路の主
要部を示すブロック図、第２図は、バス論理回路の一従
来例の主要部を示すブロック図である。 図において、１……フル・アダー、2,4……インバー
ダ、３……NOR回路、５……論理レベル発生回路、6,7,8
……AND回路、9,10,11,12,14,15,16……３ステート・バ
ッファ、13……論理信号制御手段。
要部を示すブロック図、第２図は、バス論理回路の一従
来例の主要部を示すブロック図である。 図において、１……フル・アダー、2,4……インバー
ダ、３……NOR回路、５……論理レベル発生回路、6,7,8
……AND回路、9,10,11,12,14,15,16……３ステート・バ
ッファ、13……論理信号制御手段。
Claims (1)
- 【請求項１】夫々が制御端子および共通バス（101）に
接続された出力端子を有し、前記制御端子が第１の論理
レベルのときは入力された信号を前記出力端子を介して
前記共通バスに転送し第２の論理レベルのときは前記出
力端子をハイインピーダンス状態にする複数のバッファ
（9,10,11）と、これらバッファにそれぞれ対応して供
給された複数の制御信号（A,B,C）を受け、第１の状態
のときにこれら制御信号を前記複数のバッファの対応す
るバッファの制御端子にそれぞれ転送し第２の状態のと
きは前記複数の制御信号の論理レベルにかかわらず前記
複数のバッファの夫々の制御端子に前記第２の論理レベ
ルを供給するゲート回路（6,7,8）と、前記複数の制御
信号（A,B,C）を受け、これら制御信号のうちのいずれ
か一つの制御信号のみが前記第１の論理レベルをとると
きに前記ゲート回路を前記第１の状態にし、それ以外の
ときは前記ゲート回路を前記第２の状態にするとともに
バス制御信号（）を発生する制御手段（1,2,3,4）
と、前記バス制御信号（）により活性化されて前記共
通バスを低インピーダンス状態とする論理レベル発生回
路（５）とバッファ（12）からなる手段とを備える論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153797A JPH06103838B2 (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153797A JPH06103838B2 (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214521A JPS6214521A (ja) | 1987-01-23 |
| JPH06103838B2 true JPH06103838B2 (ja) | 1994-12-14 |
Family
ID=15570336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153797A Expired - Fee Related JPH06103838B2 (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103838B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416701A (en) * | 1987-07-07 | 1989-01-20 | S O Giken Kk | Production of dried plant body |
| JPH0290722A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | バス回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 |
-
1985
- 1985-07-12 JP JP60153797A patent/JPH06103838B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6214521A (ja) | 1987-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |