JPH0715675B2 - シリアルインタ−フエ−ス回路 - Google Patents
シリアルインタ−フエ−ス回路Info
- Publication number
- JPH0715675B2 JPH0715675B2 JP61111405A JP11140586A JPH0715675B2 JP H0715675 B2 JPH0715675 B2 JP H0715675B2 JP 61111405 A JP61111405 A JP 61111405A JP 11140586 A JP11140586 A JP 11140586A JP H0715675 B2 JPH0715675 B2 JP H0715675B2
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- serial
- signal
- output
- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にマイクロコンピュ
ータのシリアルインターフェース回路に関する。
ータのシリアルインターフェース回路に関する。
従来、この種のシリアルインターフェース回路は、一例
として第３図に示すように、マイクロコンピュータ312
内部に設けられ、シリアル入力信号302を入力するため
のシリアル信号入力端子308、シリアル出力信号を出力
するためのシリアル信号出力端子311と、入力バッファ3
01と、任意ビットのシフトレジスタを有し、シリアル入
力信号302をシフトクロック303に同期してシフトデータ
として入力し、シフトレジスタをシフト動作させ、シフ
トレジスタの最終段の出力をシリアル出力信号305とし
て出力するシリアル転送手段304と、MOS型FET306と、シ
リアル信号入力端子308とシリアル信号出力端子311とシ
リアルバス309を接続するための外付け回路313で構成さ
れていた。なお、シリアルバス309には抵抗310を介して
電位311が接続されている。
として第３図に示すように、マイクロコンピュータ312
内部に設けられ、シリアル入力信号302を入力するため
のシリアル信号入力端子308、シリアル出力信号を出力
するためのシリアル信号出力端子311と、入力バッファ3
01と、任意ビットのシフトレジスタを有し、シリアル入
力信号302をシフトクロック303に同期してシフトデータ
として入力し、シフトレジスタをシフト動作させ、シフ
トレジスタの最終段の出力をシリアル出力信号305とし
て出力するシリアル転送手段304と、MOS型FET306と、シ
リアル信号入力端子308とシリアル信号出力端子311とシ
リアルバス309を接続するための外付け回路313で構成さ
れていた。なお、シリアルバス309には抵抗310を介して
電位311が接続されている。
上述した従来のシリアルインターフェース回路は、シリ
アル信号出力端子とシリアル信号入力端子がそれぞれ別
々であるため、外付け回路が必要になり、その結果、マ
イクロコンピュータを用いたシステムが大型化し、かつ
複雑になるという欠点がある。
アル信号出力端子とシリアル信号入力端子がそれぞれ別
々であるため、外付け回路が必要になり、その結果、マ
イクロコンピュータを用いたシステムが大型化し、かつ
複雑になるという欠点がある。
本発明のシリアルインターフェース回路は、任意のビッ
ト数のシフトレジスタを有し、シフトクロックに同期し
てシリアル入力信号をシフトデータとして入力して前記
シフトレジスタをシフト動作させ、前記シフトレジスタ
の最終段のシフト出力をシリアル出力信号として出力す
るシリアル転送手段と、シリアル信号入出力端子と、前
記シリアル出力信号が第１の論理レベルのとき第１の電
位を前記シリアル信号入出力端子に出力するとともに、
前記シリアル転送手段に前記シリアル入力信号として出
力し、前記シリアル信号が第２の論理レベルのときシリ
アルバス上の第１または第２の電位のシリアル信号をシ
リアル信号入出力端子より入力させる出力手段とを有す
る。
ト数のシフトレジスタを有し、シフトクロックに同期し
てシリアル入力信号をシフトデータとして入力して前記
シフトレジスタをシフト動作させ、前記シフトレジスタ
の最終段のシフト出力をシリアル出力信号として出力す
るシリアル転送手段と、シリアル信号入出力端子と、前
記シリアル出力信号が第１の論理レベルのとき第１の電
位を前記シリアル信号入出力端子に出力するとともに、
前記シリアル転送手段に前記シリアル入力信号として出
力し、前記シリアル信号が第２の論理レベルのときシリ
アルバス上の第１または第２の電位のシリアル信号をシ
リアル信号入出力端子より入力させる出力手段とを有す
る。
また、本発明のシリアルインターフェース回路は、任意
のビット数のシフトレジスタを有し、シフトクロックに
同期してシリアル入力信号をシフトデータとして入力し
て前記シフトレジスタをシフト動作させ、前記シフトレ
ジスタの最終段のシフト出力をシリアル出力信号として
出力するシリアル転送手段と、第１、第２の端子と、前
記シリアル出力信号が第１の論理レベルのとき第１の電
位を第１の端子に出力し、前記シリアル信号が第２の論
理レベルのときシリアルバス上の第１または第２の電位
のシリアル信号を第１の端子より入力させる出力手段
と、モード制御信号が第１の論理レベルのとき第１の端
子のシリアル入力信号またはシリアル出力信号を、第２
の論理レベルのとき第２の端子のシリアル入力信号をシ
リアル転送手段に出力する入力手段を有する。
のビット数のシフトレジスタを有し、シフトクロックに
同期してシリアル入力信号をシフトデータとして入力し
て前記シフトレジスタをシフト動作させ、前記シフトレ
ジスタの最終段のシフト出力をシリアル出力信号として
出力するシリアル転送手段と、第１、第２の端子と、前
記シリアル出力信号が第１の論理レベルのとき第１の電
位を第１の端子に出力し、前記シリアル信号が第２の論
理レベルのときシリアルバス上の第１または第２の電位
のシリアル信号を第１の端子より入力させる出力手段
と、モード制御信号が第１の論理レベルのとき第１の端
子のシリアル入力信号またはシリアル出力信号を、第２
の論理レベルのとき第２の端子のシリアル入力信号をシ
リアル転送手段に出力する入力手段を有する。
第１の発明は、シリアル信号入力端子とシリアル信号出
力端子を共通にしてシリアルバスに直接接続可能とする
ことにより、従来必要としていた外付け回路を不要と
し、マイクロコンピュータの周辺回路の簡素化および部
品の削減を図ったものである。第２の発明は、第１の発
明のシリアルインターフェース回路に端子と入力手段を
付加し、シリアル入力信号を切り換えられるようにした
ものである。
力端子を共通にしてシリアルバスに直接接続可能とする
ことにより、従来必要としていた外付け回路を不要と
し、マイクロコンピュータの周辺回路の簡素化および部
品の削減を図ったものである。第２の発明は、第１の発
明のシリアルインターフェース回路に端子と入力手段を
付加し、シリアル入力信号を切り換えられるようにした
ものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のシリアルインターフェース回路の一実
施例の回路図である。
施例の回路図である。
本実施例は、マイクロコンピュータ112内部に設けら
れ、シリアルバス109に直接、接続されているシリアル
信号入出力端子108と、入力バッファ101と、任意ビット
のシフトレジスタを有し、シリアル入力信号102をシフ
トクロック103に同期してシフトデータとして入力し、
シフトレジスタをシフト動作させ、シフトレジスタの最
終段の出力をシリアル出力信号105として出力するシリ
アル転送手段104と、ゲートにシリアル出力信号105が入
力し、ソースが接地され、ドレインが入出力端子108お
よび入力バッファ101に接続されたMOS型FET106とで構成
されている。シリアル信号入出力端子108と接続された
シリアルバス109は抵抗110および第２の電位111により
プルアップされている。
れ、シリアルバス109に直接、接続されているシリアル
信号入出力端子108と、入力バッファ101と、任意ビット
のシフトレジスタを有し、シリアル入力信号102をシフ
トクロック103に同期してシフトデータとして入力し、
シフトレジスタをシフト動作させ、シフトレジスタの最
終段の出力をシリアル出力信号105として出力するシリ
アル転送手段104と、ゲートにシリアル出力信号105が入
力し、ソースが接地され、ドレインが入出力端子108お
よび入力バッファ101に接続されたMOS型FET106とで構成
されている。シリアル信号入出力端子108と接続された
シリアルバス109は抵抗110および第２の電位111により
プルアップされている。
次に、本実施例の動作を説明する。
（１）まず、シリアル送信を行なう場合について説明す
る。
る。
シリアル転送情報に基づき、シリアル転送手段104から
シフトクロック103に同期して出力されるシリアル出力
信号105が“H"レベルの時、MOS型FET106は導通状態とな
り、シリアル信号入出力端子108からシリアルバス109へ
第１の電位107（この例ではGNDレベル）が出力される。
この時、入力バッファ101は、シリアル信号入出力端子1
08の電位である第１の電位107をシリアル入力信号102と
して入力し、シリアル転送手段104は、シフトクロック1
03に同期してシリアル入力信号102を取り込む。また、
シリアル出力信号105が“L"レベルの時、MOS型FET106は
非導通状態となってシリアル信号入出力端子18に対しハ
イインピーダンス状態となり、シリアル信号入出力端子
108は入力状態となるが、シリアルバス109が抵抗110を
介し第２の電位111（この例では電源レベル）と接続さ
れているため、シリアルバス109とシリアル信号入出力
端子108は第２の電位111となる。また、この時、入力バ
ッファ101はシリアル信号入出力端子108から第２の電位
111をシリアル入力信号102として入力し、シリアル転送
手段104はシフトクロック103に同期してシリアル入力信
号102を取り込む。
シフトクロック103に同期して出力されるシリアル出力
信号105が“H"レベルの時、MOS型FET106は導通状態とな
り、シリアル信号入出力端子108からシリアルバス109へ
第１の電位107（この例ではGNDレベル）が出力される。
この時、入力バッファ101は、シリアル信号入出力端子1
08の電位である第１の電位107をシリアル入力信号102と
して入力し、シリアル転送手段104は、シフトクロック1
03に同期してシリアル入力信号102を取り込む。また、
シリアル出力信号105が“L"レベルの時、MOS型FET106は
非導通状態となってシリアル信号入出力端子18に対しハ
イインピーダンス状態となり、シリアル信号入出力端子
108は入力状態となるが、シリアルバス109が抵抗110を
介し第２の電位111（この例では電源レベル）と接続さ
れているため、シリアルバス109とシリアル信号入出力
端子108は第２の電位111となる。また、この時、入力バ
ッファ101はシリアル信号入出力端子108から第２の電位
111をシリアル入力信号102として入力し、シリアル転送
手段104はシフトクロック103に同期してシリアル入力信
号102を取り込む。
（２）次に、シリアル受信を行なう場合について説明す
る。
る。
この場合、シリアル出力信号105が常に、“L"レベルと
なるようにシリアル転送手段104にシリアル転送情報を
セットする。これにより、シリアル受信中MOS型FET106
は常に非導通状態となり、シリアル信号入出力端子108
が常に入力状態となることにより、シリアルバス109上
で信号がぶつかり合うことなく、入力バッファ101はシ
リアルバス109を介し、送信されて来た信号をシリアル
信号入出力端子108からシリアル入力信号102として入力
し、シリアル転送手段104はシフトクロック103に同期し
てシリアル入力信号を取り込む。
なるようにシリアル転送手段104にシリアル転送情報を
セットする。これにより、シリアル受信中MOS型FET106
は常に非導通状態となり、シリアル信号入出力端子108
が常に入力状態となることにより、シリアルバス109上
で信号がぶつかり合うことなく、入力バッファ101はシ
リアルバス109を介し、送信されて来た信号をシリアル
信号入出力端子108からシリアル入力信号102として入力
し、シリアル転送手段104はシフトクロック103に同期し
てシリアル入力信号を取り込む。
第２図は本発明の他の実施例の回路図である。本実施例
は、第１図で示した実施例と第３図で示した従来例とを
モード切り替え可能としたものである。モード制御信号
256が“L"レベルの時、第１の制御手段257はシリアル出
力信号105をMOS型FET258のゲート信号としてMOS型FET25
8の導通・非導通を制御し、第２の制御手段255は、第１
の入力信号253にかかわりなく第２の入力信号254をシリ
アル入力信号102とする。これにより、本実施例は、第
２の端子251をシリアル信号入力端子とし、第１の端子2
03をシリアル信号出力端子として使用し、第３図に示し
た従来例と同じ動作をする。また、モード制御信号256
が“H"レベルの時、第１の制御手段257は、シリアル出
力信号202にかかわりなく常にMOS型FET258を非導通とす
べく制御し、第２の制御手段255は第２の入力信号254に
かかわりなく第１の入力信号253をシリアル入力信号201
とする。
は、第１図で示した実施例と第３図で示した従来例とを
モード切り替え可能としたものである。モード制御信号
256が“L"レベルの時、第１の制御手段257はシリアル出
力信号105をMOS型FET258のゲート信号としてMOS型FET25
8の導通・非導通を制御し、第２の制御手段255は、第１
の入力信号253にかかわりなく第２の入力信号254をシリ
アル入力信号102とする。これにより、本実施例は、第
２の端子251をシリアル信号入力端子とし、第１の端子2
03をシリアル信号出力端子として使用し、第３図に示し
た従来例と同じ動作をする。また、モード制御信号256
が“H"レベルの時、第１の制御手段257は、シリアル出
力信号202にかかわりなく常にMOS型FET258を非導通とす
べく制御し、第２の制御手段255は第２の入力信号254に
かかわりなく第１の入力信号253をシリアル入力信号201
とする。
これにより、本実施例は、第１の端子203をシリアル信
号入出力端子として使用し、第１図で示した実施例と同
じ動作をする。この時、第２の端子251はシリアルイン
ターフェース回路とは関係なく他の目的で使用すること
ができる。
号入出力端子として使用し、第１図で示した実施例と同
じ動作をする。この時、第２の端子251はシリアルイン
ターフェース回路とは関係なく他の目的で使用すること
ができる。
以上説明したように、本実施例は、モード制御信号256
によりシリアルバス対応のシリアルインターフェース回
路としても、また、従来のシリアルインターフェース回
路としても使用することが可能である。
によりシリアルバス対応のシリアルインターフェース回
路としても、また、従来のシリアルインターフェース回
路としても使用することが可能である。
以上説明したように本発明は、シリアル信号入力端子と
シリアル信号出力端子を共通にしてシリアルバスに直接
接続可能とすることにより、従来必要としていた外付け
回路が不要となり、マイクロコンピュータの周辺回路の
簡素化および部品が削除され、システム全体の原価を低
減し、かつ小型化するという効果がある。
シリアル信号出力端子を共通にしてシリアルバスに直接
接続可能とすることにより、従来必要としていた外付け
回路が不要となり、マイクロコンピュータの周辺回路の
簡素化および部品が削除され、システム全体の原価を低
減し、かつ小型化するという効果がある。
第１図、第２図は本発明のシリアルインターフェース回
路の一実施例を示す回路図、第３図は従来例の回路図で
ある。 101……入力バッファ 102……シリアル入力信号 103……シフトクロック 104……シリアル転送手段 105……シリアル出力信号 106……MOS型FET 107……第１の電位 108……シリアル信号入出力端子 109……シリアルバス 110……抵抗 111……第２の電位 112……マイクロコンピュータ 203……第１の端子 251……第２の端子 252……入力バッファ 253……第１の入力信号 254……第２の入力信号 255……第２の制御手段 256……モード制御信号 257……第１の制御手段 258……第２の電位
路の一実施例を示す回路図、第３図は従来例の回路図で
ある。 101……入力バッファ 102……シリアル入力信号 103……シフトクロック 104……シリアル転送手段 105……シリアル出力信号 106……MOS型FET 107……第１の電位 108……シリアル信号入出力端子 109……シリアルバス 110……抵抗 111……第２の電位 112……マイクロコンピュータ 203……第１の端子 251……第２の端子 252……入力バッファ 253……第１の入力信号 254……第２の入力信号 255……第２の制御手段 256……モード制御信号 257……第１の制御手段 258……第２の電位
Claims (3)
- 【請求項１】半導体集積回路のシリアルインターフェー
ス回路であって、任意のビット数のシフトレジスタを有
し、シフトクロックに同期して前記シフトレジスタをシ
フト動作させて前記シフトレジスタの最終段のシフト出
力をシリアル出力信号として出力するとともにシリアル
入力信号を前記シフトレジスタに取り込ませるシリアル
転送手段と、シリアル信号入出力端子と、前記シリアル
転送手段と前記シリアル信号入出力端子との間に接続さ
れ、前記シリアル出力信号が第１の論理レベルのときは
第１の電位を前記シリアル信号入出力端子に出力し第２
の論理レベルのときは前記シリアル信号入出力端子に対
しハイインピーダンス状態となる手段と、前記シリアル
信号入出力端子に接続され前記シリアル信号入出力端子
に現われる第１または第２の電位を前記シリアル入力信
号として前記シリアル転送手段の前記シフトレジスタに
供給する手段とを有するシリアルインターフェース回
路。 - 【請求項２】半導体集積回路のシリアルインターフェー
ス回路であって、任意のビット数のシフトレジスタを有
し、シフトクロックに同期して前記シフトレジスタをシ
フト動作させて前記シフトレジスタの最終段のシフト出
力をシリアル出力信号として出力するとともにシリアル
入力信号を前記シフトレジスタに取り込ませるシリアル
転送手段と、第１および第２の端子と、前記シリアル転
送手段と前記第１の端子との間に接続され、前記シリア
ル出力信号が第１の論理レベルのときは第１の電位を第
１の端子に出力し、前記シリアル出力信号が第２の論理
レベルのとき前記第１に対しハイインピーダンス状態と
なる出力手段と、前記第１および第２の端子に接続され
るとともにモード制御信号を受け、前記モード制御信号
が第１の状態のときは前記第１の端子に現れる第１又は
第２の電位を、第２の状態のとき前記第２の端子に供給
される第１又は第２の電位を前記シリアル入力信号とし
て前記シリアル転送手段の前記シフトレジスタに供給す
る入力手段とを有するシリアルインターフェース回路 - 【請求項３】前記モード制御信号は前記出力手段にさら
に供給され、前記出力手段は、前記モード制御信号が前
記第１の状態のときは前記シリアル出力信号の前記第２
の論理レベルに応答して前記第１の端子に対しハイイン
ピーダンス状態となり、前記モード制御信号が前記第２
の状態のときは前記シリアル出力信号の前記第２の論理
レベルに応答して前記第１の端子に第２の電位を出力す
ることを特徴とする特許請求の範囲第２項記載のシリア
ルインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111405A JPH0715675B2 (ja) | 1986-05-14 | 1986-05-14 | シリアルインタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111405A JPH0715675B2 (ja) | 1986-05-14 | 1986-05-14 | シリアルインタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266645A JPS62266645A (ja) | 1987-11-19 |
| JPH0715675B2 true JPH0715675B2 (ja) | 1995-02-22 |
Family
ID=14560319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111405A Expired - Lifetime JPH0715675B2 (ja) | 1986-05-14 | 1986-05-14 | シリアルインタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715675B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060743A (ja) * | 2001-08-16 | 2003-02-28 | Inter Communications:Kk | 携帯端末用ｓｉｍｍソケット及びこれを利用した情報送受信システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2364253A1 (de) * | 1973-12-22 | 1975-06-26 | Olympia Werke Ag | Schaltungsanordnung fuer mikroprogrammierte geraete der datenverarbeitung |
| JPS55959A (en) * | 1978-06-19 | 1980-01-07 | Matsushita Electric Ind Co Ltd | Input-output circuit of microcomputer |
| JPS56140846U (ja) * | 1980-03-19 | 1981-10-24 | ||
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| JPS5771035A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Input and output equipment for microcomputer |
| JPS596647A (ja) * | 1982-07-02 | 1984-01-13 | Nec Corp | シリアルデ−タ伝送同期方式 |
-
1986
- 1986-05-14 JP JP61111405A patent/JPH0715675B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266645A (ja) | 1987-11-19 |
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