JPH0865325A - マルチプロトコルデータバスシステム - Google Patents
マルチプロトコルデータバスシステムInfo
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- JPH0865325A JPH0865325A JP17780395A JP17780395A JPH0865325A JP H0865325 A JPH0865325 A JP H0865325A JP 17780395 A JP17780395 A JP 17780395A JP 17780395 A JP17780395 A JP 17780395A JP H0865325 A JPH0865325 A JP H0865325A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】
【課題】 本発明は最小限のハードウェアの追加により
多数のプロトコルに適合するデータバスシステムの提供
を目的とする。 【解決手段】 本発明のマルチプロトコル(IIC,IM)シリ
アルデータバススシステムは、２本のクロックラインと
１本のデータラインを含むデータバスよりなる。コント
ローラ100 は、第１の動作モードの間に第１のデータバ
スプロトコル(IIC) に従って第１のクロック信号(SCL)
及び第１のデータ信号(DATA)を発生させ、第２の動作モ
ードの間に第２のデータバスプロトコル(IM)に従って第
２のクロック信号(CLOCK) 及び第２のデータ信号(DATA)
を発生させる。第１の動作モードの間に第１のクロック
信号(SCL) 及び第１のデータ信号(DATA)が夫々第１及び
第３の信号路に、第２の動作モードの間に第２のクロッ
ク信号(CLOCK) 及び第２のデータ信号(DATA)が夫々第２
及び第３の信号路に与えられる。
多数のプロトコルに適合するデータバスシステムの提供
を目的とする。 【解決手段】 本発明のマルチプロトコル(IIC,IM)シリ
アルデータバススシステムは、２本のクロックラインと
１本のデータラインを含むデータバスよりなる。コント
ローラ100 は、第１の動作モードの間に第１のデータバ
スプロトコル(IIC) に従って第１のクロック信号(SCL)
及び第１のデータ信号(DATA)を発生させ、第２の動作モ
ードの間に第２のデータバスプロトコル(IM)に従って第
２のクロック信号(CLOCK) 及び第２のデータ信号(DATA)
を発生させる。第１の動作モードの間に第１のクロック
信号(SCL) 及び第１のデータ信号(DATA)が夫々第１及び
第３の信号路に、第２の動作モードの間に第２のクロッ
ク信号(CLOCK) 及び第２のデータ信号(DATA)が夫々第２
及び第３の信号路に与えられる。
Description
【０００１】
【発明の属する技術分野】本発明はシリアルデータバス
のようなデータバスを介して制御される信号処理装置に
関する。
のようなデータバスを介して制御される信号処理装置に
関する。
【０００２】
【従来の技術】民生用電子装置内の信号処理装置のよう
な信号処理装置は、典型的に、種々の機能を実現するデ
ィジタルＩＣ（集積回路）を含む。例えば、テレビジョ
ン受像機においてＩＣは、チューニング、ビデオ処理、
及び、音声処理を含む信号処理機能を提供する。その
上、μＣ（マイクロコンピュータ）ＩＣは、制御用パラ
メータのようなデータをＩＣに書込み、状態データのよ
うなデータをＩＣから読み出すことにより他のＩＣの動
作を制御する。
な信号処理装置は、典型的に、種々の機能を実現するデ
ィジタルＩＣ（集積回路）を含む。例えば、テレビジョ
ン受像機においてＩＣは、チューニング、ビデオ処理、
及び、音声処理を含む信号処理機能を提供する。その
上、μＣ（マイクロコンピュータ）ＩＣは、制御用パラ
メータのようなデータをＩＣに書込み、状態データのよ
うなデータをＩＣから読み出すことにより他のＩＣの動
作を制御する。
【０００３】情報はシリアルデータバスのようなデータ
バスを介してＩＣと制御用μＣの間で通信される。一般
に使用されているバスプロトコルの中の２例は、フィリ
ップス(Philips) とアイ・ティー・ティー(ITT) によっ
て夫々サポートされるインター・アイシー(IIC又はI2C)
バスプロトコル及びインターメタル(IM)バスプロトコル
である。各バスプロトコルは特定のタイミング関係を示
すある種のバス信号を必要とする。信号及びタイミング
はプロトコル毎に異なる。例えば、ＩＩＣ方式バスは、
“ＳＣＬ”及び“ＤＡＴＡ”と名付けられたクロック及
びデータ信号を必要とし、一方、ＩＭ方式バスは、“Ｃ
ＬＯＣＫ”、“ＤＡＴＡ”及び“ＩＤＥＮＴ”と名付け
られたクロック、データ及びイネーブル信号を必要とす
る。
バスを介してＩＣと制御用μＣの間で通信される。一般
に使用されているバスプロトコルの中の２例は、フィリ
ップス(Philips) とアイ・ティー・ティー(ITT) によっ
て夫々サポートされるインター・アイシー(IIC又はI2C)
バスプロトコル及びインターメタル(IM)バスプロトコル
である。各バスプロトコルは特定のタイミング関係を示
すある種のバス信号を必要とする。信号及びタイミング
はプロトコル毎に異なる。例えば、ＩＩＣ方式バスは、
“ＳＣＬ”及び“ＤＡＴＡ”と名付けられたクロック及
びデータ信号を必要とし、一方、ＩＭ方式バスは、“Ｃ
ＬＯＣＫ”、“ＤＡＴＡ”及び“ＩＤＥＮＴ”と名付け
られたクロック、データ及びイネーブル信号を必要とす
る。
【０００４】信号処理装置用に選択されたＩＣは、２種
類以上のバスプロトコルを必要とする場合がある。例え
ば、インディアナ州、インディアナポリスにあるトムソ
ン・コンシューマ・エレクトロニクス社によって製造さ
れたＣＴＣ−１６９形カラーテレビジョンシャーシのよ
うなテレビジョン装置には、ＩＩＣ方式バスインタフェ
ースを介して制御されるＩＣが含まれると共に、ＩＭ方
式バスインタフェースを必要とする別のＩＣが含まれて
いる。このため、制御用μＣは、プロトコル毎に制御信
号を提供する必要がある。一つの解決法は、プロトコル
毎にμＣ上にシリアルバス端子を設けることである。こ
の方法によれば、ＩＩＣ及びＩＭ方式の両方のプロトコ
ルに必要とされる５種類の信号を提供するため５個のシ
リアルバス端子が必要とされる。しかし、制御用μＣの
ようなＩＣは、典型的に付加的なシリアルバス信号のた
めに使用できる端子の数が制限されている。その上、シ
リアルＩ／Ｏを追加する機能には、ＩＣの設計に組み込
むことが困難であり、或いは、場合によっては不可能な
インタフェース回路の追加が必要とされる。
類以上のバスプロトコルを必要とする場合がある。例え
ば、インディアナ州、インディアナポリスにあるトムソ
ン・コンシューマ・エレクトロニクス社によって製造さ
れたＣＴＣ−１６９形カラーテレビジョンシャーシのよ
うなテレビジョン装置には、ＩＩＣ方式バスインタフェ
ースを介して制御されるＩＣが含まれると共に、ＩＭ方
式バスインタフェースを必要とする別のＩＣが含まれて
いる。このため、制御用μＣは、プロトコル毎に制御信
号を提供する必要がある。一つの解決法は、プロトコル
毎にμＣ上にシリアルバス端子を設けることである。こ
の方法によれば、ＩＩＣ及びＩＭ方式の両方のプロトコ
ルに必要とされる５種類の信号を提供するため５個のシ
リアルバス端子が必要とされる。しかし、制御用μＣの
ようなＩＣは、典型的に付加的なシリアルバス信号のた
めに使用できる端子の数が制限されている。その上、シ
リアルＩ／Ｏを追加する機能には、ＩＣの設計に組み込
むことが困難であり、或いは、場合によっては不可能な
インタフェース回路の追加が必要とされる。
【０００５】別の解決法は、全てのプロトコルに対し同
一のバスラインと制御用μＣ端子を使用することであ
る。例えば、ＩＭ形のＩＣを制御する際にＩＭフォーマ
ットの信号を提供するため３個の制御用μＣ端子が使用
される場合、ＩＩＣ通信中にＩＩＣフォーマットの信号
を提供するため、同一の３個の端子の中の２端子と、信
号路が使用される。かかる装置は、1994年12月27日にウ
ィリアム ジェー テスティン(William J. Testin) に
発行され、本願と共に譲受された米国特許第5,376,928
号明細書に開示されている。米国特許第5,376,928 号明
細書に記載されているように、多数のプロトコルに対し
信号を供給するため１組の信号路を使用することによ
り、バスの競合と、バスに接続されたＩＣの不適当な制
御が生じる。簡単に言うと、一つのプロトコルに専用の
集積回路は、異なるプロトコルの下でフォーマットされ
た信号を誤解する可能性がある。例えば、ＩＩＣ方式の
バス規格は、クロック信号が休止状態（一定の論理１）
を示すときにデータ信号に生じる（論理１から論理０へ
の）下降変化が「メッセージスタート」の条件を表わす
ことを規定する。「メッセージスタート」の条件後、Ｉ
ＩＣ方式の装置は、バス上の次のデータに応答すること
が可能である。ＩＭ方式バスフォーマットの通信を提供
する信号波形は、ＩＩＣプロトコルの「メッセージスタ
ート」条件を偶然に生成する可能性がある。このため、
ＩＩＣ方式の装置は、２台の装置をバス上で同時に通信
させるＩＭ方式フォーマットのメッセージに応答する可
能性がある。従って、進行中のあらゆる伝送の劣化と、
装置の誤動作が生じる可能性がある。
一のバスラインと制御用μＣ端子を使用することであ
る。例えば、ＩＭ形のＩＣを制御する際にＩＭフォーマ
ットの信号を提供するため３個の制御用μＣ端子が使用
される場合、ＩＩＣ通信中にＩＩＣフォーマットの信号
を提供するため、同一の３個の端子の中の２端子と、信
号路が使用される。かかる装置は、1994年12月27日にウ
ィリアム ジェー テスティン(William J. Testin) に
発行され、本願と共に譲受された米国特許第5,376,928
号明細書に開示されている。米国特許第5,376,928 号明
細書に記載されているように、多数のプロトコルに対し
信号を供給するため１組の信号路を使用することによ
り、バスの競合と、バスに接続されたＩＣの不適当な制
御が生じる。簡単に言うと、一つのプロトコルに専用の
集積回路は、異なるプロトコルの下でフォーマットされ
た信号を誤解する可能性がある。例えば、ＩＩＣ方式の
バス規格は、クロック信号が休止状態（一定の論理１）
を示すときにデータ信号に生じる（論理１から論理０へ
の）下降変化が「メッセージスタート」の条件を表わす
ことを規定する。「メッセージスタート」の条件後、Ｉ
ＩＣ方式の装置は、バス上の次のデータに応答すること
が可能である。ＩＭ方式バスフォーマットの通信を提供
する信号波形は、ＩＩＣプロトコルの「メッセージスタ
ート」条件を偶然に生成する可能性がある。このため、
ＩＩＣ方式の装置は、２台の装置をバス上で同時に通信
させるＩＭ方式フォーマットのメッセージに応答する可
能性がある。従って、進行中のあらゆる伝送の劣化と、
装置の誤動作が生じる可能性がある。
【０００６】上記米国特許第5,376,928 号明細書に開示
されている装置は、プロトコルの変更が必要な場合、デ
ータ及びクロック信号を供給するバスラインの機能を交
換することにより、上記バスの競合問題を取り扱ってい
る。より詳細には上記テスティンの明細書には、ＩＩＣ
方式の動作中にＩＩＣクロック信号（信号ＳＣＬ）を供
給し、ＩＭ動作中にＩＭデータ信号（信号ＤＡＴＡ）を
供給する１本のバスラインが開示されている。別のバス
ラインは、ＩＩＣ動作中にＩＩＣデータ信号（信号ＳＤ
Ａ）を供給し、ＩＭ動作中にＩＭクロック信号（信号Ｃ
ＬＯＣＫ）を提供する。第３のバスラインは、ＩＭ方式
のバス動作に対しイネーブル信号（信号ＥＮＡＢＬＥ）
を供給する。
されている装置は、プロトコルの変更が必要な場合、デ
ータ及びクロック信号を供給するバスラインの機能を交
換することにより、上記バスの競合問題を取り扱ってい
る。より詳細には上記テスティンの明細書には、ＩＩＣ
方式の動作中にＩＩＣクロック信号（信号ＳＣＬ）を供
給し、ＩＭ動作中にＩＭデータ信号（信号ＤＡＴＡ）を
供給する１本のバスラインが開示されている。別のバス
ラインは、ＩＩＣ動作中にＩＩＣデータ信号（信号ＳＤ
Ａ）を供給し、ＩＭ動作中にＩＭクロック信号（信号Ｃ
ＬＯＣＫ）を提供する。第３のバスラインは、ＩＭ方式
のバス動作に対しイネーブル信号（信号ＥＮＡＢＬＥ）
を供給する。
【０００７】上記米国特許第5,376,928 号明細書に開示
されている方法は、２本のバスラインの機能を変更する
ためのスイッチと、スイッチ制御信号を必要とする。一
方のスイッチは、ＩＩＣ動作中に信号ＳＣＬを第１のバ
スラインに結合し、ＩＭ動作中に信号ＤＡＴＡを第１の
バスラインに結合する。もう一方のスイッチは、ＩＩＣ
動作中に信号ＳＤＡを第２のバスラインに結合し、ＩＭ
動作中に信号ＣＬＯＣＫを第２のバスラインに結合す
る。各スイッチを制御するために制御信号を発生させる
必要がある。かかるスイッチング特性を実現するため、
望ましくないコスト及び／又は複雑さを追加する付加的
な回路が必要とされる場合がある。例えば、回路を「装
置外」の制御用μＣのＩＣに追加することによりコスト
は非常に高くなる。
されている方法は、２本のバスラインの機能を変更する
ためのスイッチと、スイッチ制御信号を必要とする。一
方のスイッチは、ＩＩＣ動作中に信号ＳＣＬを第１のバ
スラインに結合し、ＩＭ動作中に信号ＤＡＴＡを第１の
バスラインに結合する。もう一方のスイッチは、ＩＩＣ
動作中に信号ＳＤＡを第２のバスラインに結合し、ＩＭ
動作中に信号ＣＬＯＣＫを第２のバスラインに結合す
る。各スイッチを制御するために制御信号を発生させる
必要がある。かかるスイッチング特性を実現するため、
望ましくないコスト及び／又は複雑さを追加する付加的
な回路が必要とされる場合がある。例えば、回路を「装
置外」の制御用μＣのＩＣに追加することによりコスト
は非常に高くなる。
【０００８】
【発明が解決しようとする課題】本発明は、主に上記問
題を認識し、主に上記問題を解決するマルチプロトコル
データバスシステムを提供する点に帰する。
題を認識し、主に上記問題を解決するマルチプロトコル
データバスシステムを提供する点に帰する。
【０００９】
【課題を解決するための手段】本発明の一面によれば、
システムは、第１、第２及び第３の信号路よりなるデー
タバスと；第１及び第２の動作モードの夫々の間に第１
及び第２のデータバスプロトコルに従ってクロック及び
データ信号を発生させ、上記クロック信号及びデータ信
号を、上記第１の動作モードの間に夫々上記第１及び第
３の信号路に供給し、上記第２の動作モードの間に夫々
上記第２及び第３の信号路に供給する制御手段とからな
る。
システムは、第１、第２及び第３の信号路よりなるデー
タバスと；第１及び第２の動作モードの夫々の間に第１
及び第２のデータバスプロトコルに従ってクロック及び
データ信号を発生させ、上記クロック信号及びデータ信
号を、上記第１の動作モードの間に夫々上記第１及び第
３の信号路に供給し、上記第２の動作モードの間に夫々
上記第２及び第３の信号路に供給する制御手段とからな
る。
【００１０】
【発明の実施の形態】本発明は添付図面を参照すること
によってより良く理解できるであろう。図１は上記のＣ
ＴＣ−１６９形カラーテレビジョンシャーシのような信
号処理装置の一例を示す図であり、信号処理装置は、Ｉ
ＤＥＮＴ、ＣＬＯＣＫ、ＤＡＴＡ及びＳＣＬとしてラベ
ルを付けられた信号路を介して装置１５０及び１６０に
結合された制御用マイクロコンピュータ（μＣ又はコン
トローラ）１００を含む。コントローラ１００はモトロ
ーラＭＣ６８ＨＣ０５のようなＩＣ化されたマイクロコ
ンピュータでもよい。装置１５０は、コントローラ１０
０によって発生されたＩＩＣフォーマットの信号に応じ
て制御される少なくとも１台の装置を表わしている。装
置１５０の例は、マイクロチップ２４Ｃ０２形ＥＥＰＲ
ＯＭ（電気的に消去可能なプログラム可能読み取り専用
メモリ）と、モトローラＭＣ４４８０２形チューニング
プロセッサと、フィリップス８４４４形ＤＡＣ（ディジ
タル−アナログ変換器）のようなＩＣである。装置１６
０は、コントローラ１００によって生成されたＩＭフォ
ーマットの信号に応じて制御される少なくとも一台の装
置を表わしている。装置１６０の例は、トムソン１Ａ６
８１０９形Ｐｒｏｓｃａｎ（登録商標）プロセッサと、
トムソン１Ａ６８１０６形ステレオオーディオプロセッ
サと、トムソン１Ａ６８１０５形ＰＩＰ（ピクチャーイ
ンピクチャー）プロセッサのようなＩＣである。
によってより良く理解できるであろう。図１は上記のＣ
ＴＣ−１６９形カラーテレビジョンシャーシのような信
号処理装置の一例を示す図であり、信号処理装置は、Ｉ
ＤＥＮＴ、ＣＬＯＣＫ、ＤＡＴＡ及びＳＣＬとしてラベ
ルを付けられた信号路を介して装置１５０及び１６０に
結合された制御用マイクロコンピュータ（μＣ又はコン
トローラ）１００を含む。コントローラ１００はモトロ
ーラＭＣ６８ＨＣ０５のようなＩＣ化されたマイクロコ
ンピュータでもよい。装置１５０は、コントローラ１０
０によって発生されたＩＩＣフォーマットの信号に応じ
て制御される少なくとも１台の装置を表わしている。装
置１５０の例は、マイクロチップ２４Ｃ０２形ＥＥＰＲ
ＯＭ（電気的に消去可能なプログラム可能読み取り専用
メモリ）と、モトローラＭＣ４４８０２形チューニング
プロセッサと、フィリップス８４４４形ＤＡＣ（ディジ
タル−アナログ変換器）のようなＩＣである。装置１６
０は、コントローラ１００によって生成されたＩＭフォ
ーマットの信号に応じて制御される少なくとも一台の装
置を表わしている。装置１６０の例は、トムソン１Ａ６
８１０９形Ｐｒｏｓｃａｎ（登録商標）プロセッサと、
トムソン１Ａ６８１０６形ステレオオーディオプロセッ
サと、トムソン１Ａ６８１０５形ＰＩＰ（ピクチャーイ
ンピクチャー）プロセッサのようなＩＣである。
【００１１】本発明の原理によれば、図１に示された信
号路ＩＤＥＮＴ、ＣＬＯＣＫ、ＤＡＴＡ及びＳＣＬは、
コントローラ１００が、ＩＩＣ又はＩＭのいずれかの方
式のシリアルデータバスプロトコルに従ってフォーマッ
トされた信号に応答する装置を制御することを可能にす
るマルチプロトコルシリアルデータバスを提供する。Ｉ
ＩＣ方式のバス通信の場合、コントローラ１００は、Ｉ
ＩＣバスプロトコルに従って、信号路ＳＣＬ及びＤＡＴ
Ａに夫々クロック信号及びデータ信号を発生する。ＩＭ
方式のバス通信の場合、コントローラ１００は、ＩＭバ
スプロトコルに従って、信号路ＣＬＯＣＫ及びＤＡＴＡ
に夫々クロック信号及びデータ信号を発生し、イネーブ
ル信号ＩＤＥＮＴを同一名の信号路に発生させる。
号路ＩＤＥＮＴ、ＣＬＯＣＫ、ＤＡＴＡ及びＳＣＬは、
コントローラ１００が、ＩＩＣ又はＩＭのいずれかの方
式のシリアルデータバスプロトコルに従ってフォーマッ
トされた信号に応答する装置を制御することを可能にす
るマルチプロトコルシリアルデータバスを提供する。Ｉ
ＩＣ方式のバス通信の場合、コントローラ１００は、Ｉ
ＩＣバスプロトコルに従って、信号路ＳＣＬ及びＤＡＴ
Ａに夫々クロック信号及びデータ信号を発生する。ＩＭ
方式のバス通信の場合、コントローラ１００は、ＩＭバ
スプロトコルに従って、信号路ＣＬＯＣＫ及びＤＡＴＡ
に夫々クロック信号及びデータ信号を発生し、イネーブ
ル信号ＩＤＥＮＴを同一名の信号路に発生させる。
【００１２】本発明は、各プロトコルにより必要とされ
る信号のある種のタイミングの関係を表わす信号波形を
示す図２を参照することにより更に良く理解できる。Ｉ
ＩＣ及びＩＭ方式のバス通信に対する特定のタイミング
の必要性は、当業者にとって周知であり、ここで詳細な
説明は行わない。図２の上部には、ＩＩＣプロトコル通
信のタイミングの関係が示されている。特に、メッセー
ジの「スタート」及び「ストップ」の条件は、信号ＳＣ
Ｌ（クロック信号）が論理１でアイドル（通信が進行中
ではない）状態にある間に信号ＳＤＡ（データ信号）に
変化が現れたときに発生する。メッセージのスタートと
ストップの条件の間で、信号ＳＣＬ上の各クロックパル
スは、信号ＳＤＡ上にデータ中のビットが発生したこと
を示す。受信装置は、データのビットをレジスタに格納
するためクロックパルスを利用する。８ビット、即ち、
１バイトのアドレス情報は、通信先の装置を示すため各
伝送をスタートする。上記アドレスの後に少なくとも１
バイトのデータが続く。アドレス又はデータの各バイト
の後には、先のバイトが受け取られたことを保証するた
め受信装置とコントローラの間にハンドシェークを提供
する承認ビット（“ＡＣＫ”）が続く。
る信号のある種のタイミングの関係を表わす信号波形を
示す図２を参照することにより更に良く理解できる。Ｉ
ＩＣ及びＩＭ方式のバス通信に対する特定のタイミング
の必要性は、当業者にとって周知であり、ここで詳細な
説明は行わない。図２の上部には、ＩＩＣプロトコル通
信のタイミングの関係が示されている。特に、メッセー
ジの「スタート」及び「ストップ」の条件は、信号ＳＣ
Ｌ（クロック信号）が論理１でアイドル（通信が進行中
ではない）状態にある間に信号ＳＤＡ（データ信号）に
変化が現れたときに発生する。メッセージのスタートと
ストップの条件の間で、信号ＳＣＬ上の各クロックパル
スは、信号ＳＤＡ上にデータ中のビットが発生したこと
を示す。受信装置は、データのビットをレジスタに格納
するためクロックパルスを利用する。８ビット、即ち、
１バイトのアドレス情報は、通信先の装置を示すため各
伝送をスタートする。上記アドレスの後に少なくとも１
バイトのデータが続く。アドレス又はデータの各バイト
の後には、先のバイトが受け取られたことを保証するた
め受信装置とコントローラの間にハンドシェークを提供
する承認ビット（“ＡＣＫ”）が続く。
【００１３】図２の下部にはＩＭプロトコル通信のタイ
ミングが示されている。ＩＭメッセージのスタート条件
は、信号ＩＤＥＮＴが論理１から論理０に変わった後、
信号ＣＬＯＣＫの最初の下降変化で発生する。スタート
条件の発生後、信号ＩＤＥＮＴは、１バイトのアドレス
情報が伝送されるまで論理０の状態のままである。次い
で、信号ＩＤＥＮＴは、少なくとも１バイトのデータ伝
送される間に論理１に戻り、論理１の状態のままであ
る。信号ＣＬＯＣＫがアイドル状態（論理１）にある
間、信号ＩＤＥＮＴ上のパルスは、メッセージのストッ
プ条件を示している。ＩＩＣ方式の通信の場合と同様
に、メッセージのスタートとストップ条件の間の信号ク
ロックの各パルスは、１ビットの有効アドレス又はデー
タがデータ信号路に存在することを示している。
ミングが示されている。ＩＭメッセージのスタート条件
は、信号ＩＤＥＮＴが論理１から論理０に変わった後、
信号ＣＬＯＣＫの最初の下降変化で発生する。スタート
条件の発生後、信号ＩＤＥＮＴは、１バイトのアドレス
情報が伝送されるまで論理０の状態のままである。次い
で、信号ＩＤＥＮＴは、少なくとも１バイトのデータ伝
送される間に論理１に戻り、論理１の状態のままであ
る。信号ＣＬＯＣＫがアイドル状態（論理１）にある
間、信号ＩＤＥＮＴ上のパルスは、メッセージのストッ
プ条件を示している。ＩＩＣ方式の通信の場合と同様
に、メッセージのスタートとストップ条件の間の信号ク
ロックの各パルスは、１ビットの有効アドレス又はデー
タがデータ信号路に存在することを示している。
【００１４】図３及び４に示す波形は、図１のコントロ
ーラ１００によって発生され、図１に示された４本の信
号路を使用するＩＩＣとＩＭの両方式のバス通信を提供
する信号を示す。図３は図１に示された装置の第１の動
作モードを説明する図であり、コントローラ１００は、
その第１の動作モードの間に図１における信号路ＳＣＬ
及びＤＡＴＡに夫々ＩＩＣフォーマットのクロック及び
データ信号を供給することによりＩＩＣ形の装置と通信
する。信号路ＳＣＬ及びＤＡＴＡは、夫々ＩＩＣ形装置
のＳＣＬ及びＳＤＡ信号端子に結合される。図３に示す
如く、ＩＩＣ通信の間にコントローラ１００によって発
生された信号ＳＣＬとＤＡＴＡのタイミングの関係は、
図２に示されたＩＩＣプロトコルによる要求に応じて、
スタート、アドレス、データ及びストップの条件を生じ
る。
ーラ１００によって発生され、図１に示された４本の信
号路を使用するＩＩＣとＩＭの両方式のバス通信を提供
する信号を示す。図３は図１に示された装置の第１の動
作モードを説明する図であり、コントローラ１００は、
その第１の動作モードの間に図１における信号路ＳＣＬ
及びＤＡＴＡに夫々ＩＩＣフォーマットのクロック及び
データ信号を供給することによりＩＩＣ形の装置と通信
する。信号路ＳＣＬ及びＤＡＴＡは、夫々ＩＩＣ形装置
のＳＣＬ及びＳＤＡ信号端子に結合される。図３に示す
如く、ＩＩＣ通信の間にコントローラ１００によって発
生された信号ＳＣＬとＤＡＴＡのタイミングの関係は、
図２に示されたＩＩＣプロトコルによる要求に応じて、
スタート、アドレス、データ及びストップの条件を生じ
る。
【００１５】図４は図１の装置の第２の動作モードを説
明する図であり、コントローラ１００は、その第２の動
作モードの間に図１に示した信号路ＩＤＥＮＴ、ＣＬＯ
ＣＫ及びＤＡＴＡに夫々ＩＭフォーマットのイネーブ
ル、クロック及びデータ信号を供給することによりＩＭ
形の装置と通信する。上記信号は、ＩＭ形装置の対応す
る名前が付けられた端子に結合される。図４から分かる
如く、ＩＭ通信中にコントローラ１００によって発生さ
れた信号ＩＤＥＮＴ、ＣＬＯＣＫ及びＤＡＴＡの間のタ
イミングの関係は、図４に示されたＩＭプロトコルによ
る要求に応じて、スタート、アドレス、データ及びスト
ップの条件を生じる。
明する図であり、コントローラ１００は、その第２の動
作モードの間に図１に示した信号路ＩＤＥＮＴ、ＣＬＯ
ＣＫ及びＤＡＴＡに夫々ＩＭフォーマットのイネーブ
ル、クロック及びデータ信号を供給することによりＩＭ
形の装置と通信する。上記信号は、ＩＭ形装置の対応す
る名前が付けられた端子に結合される。図４から分かる
如く、ＩＭ通信中にコントローラ１００によって発生さ
れた信号ＩＤＥＮＴ、ＣＬＯＣＫ及びＤＡＴＡの間のタ
イミングの関係は、図４に示されたＩＭプロトコルによ
る要求に応じて、スタート、アドレス、データ及びスト
ップの条件を生じる。
【００１６】何れのプロトコルの場合でも、コントロー
ラ１００は、「ビットバンギング(bit-banging) 」とし
て周知の処理を実現するソフトウェアルーチンを実行す
ることにより信号ＤＡＴＡにアドレス及びデータを発生
する。ビットバンギングは、μＣ１００の内部レジス
タ、例えば、アキュムレータのレジスタの特定のビット
の内容を操作するソフトウェアの使用に関連している。
例えば、上記ソフトウェアは、レジスタに格納されたデ
ータに論理演算を実行する命令を含んでいる場合があ
る。ビットバンのソフトウェアルーチンを実行する毎
に、レジスタビットに格納された値は、必要とされる直
列ビットパターンの中の１ビットを生成する形で変更さ
れる。信号路ＤＡＴＡはコントローラ１００の双方向の
Ｉ／Ｏ（入出力）端子を介して特定のレジスタビットに
結合されている。Ｉ／Ｏ端子は「メモリマップ」、即
ち、メモリ空間にアドレスが割り当てられているので、
レジスタビットのＩ／Ｏ端子への「結合」は、レジスタ
ビットの内容をＩ／Ｏ端子に書き込むことにより行われ
る。別のソフトウェア命令のシーケンスはプロトコル毎
に実行される。その理由は、例えば、上記ソウトウェア
は、８ビットのデータと１ビットの承認ビット、即ち、
９ビットの情報がＩＩＣ方式のワード毎に必要とされる
間に、ＩＭ方式伝送の情報の各「ワード」毎に８ビット
のデータを信号ＤＡＴＡに発生させる必要があるからで
ある。
ラ１００は、「ビットバンギング(bit-banging) 」とし
て周知の処理を実現するソフトウェアルーチンを実行す
ることにより信号ＤＡＴＡにアドレス及びデータを発生
する。ビットバンギングは、μＣ１００の内部レジス
タ、例えば、アキュムレータのレジスタの特定のビット
の内容を操作するソフトウェアの使用に関連している。
例えば、上記ソフトウェアは、レジスタに格納されたデ
ータに論理演算を実行する命令を含んでいる場合があ
る。ビットバンのソフトウェアルーチンを実行する毎
に、レジスタビットに格納された値は、必要とされる直
列ビットパターンの中の１ビットを生成する形で変更さ
れる。信号路ＤＡＴＡはコントローラ１００の双方向の
Ｉ／Ｏ（入出力）端子を介して特定のレジスタビットに
結合されている。Ｉ／Ｏ端子は「メモリマップ」、即
ち、メモリ空間にアドレスが割り当てられているので、
レジスタビットのＩ／Ｏ端子への「結合」は、レジスタ
ビットの内容をＩ／Ｏ端子に書き込むことにより行われ
る。別のソフトウェア命令のシーケンスはプロトコル毎
に実行される。その理由は、例えば、上記ソウトウェア
は、８ビットのデータと１ビットの承認ビット、即ち、
９ビットの情報がＩＩＣ方式のワード毎に必要とされる
間に、ＩＭ方式伝送の情報の各「ワード」毎に８ビット
のデータを信号ＤＡＴＡに発生させる必要があるからで
ある。
【００１７】プロトコル毎のソフトウェア制御の下でコ
ントローラ１００によって発生された信号に加えて、図
１の装置は、例えば、２値の信号レベルの中の一方のよ
うな所定の信号レベルを使用されていない信号路に設定
する抵抗Ｒ１乃至Ｒ４よりなるバイアス回路を更に有す
る。例えば、ＩＩＣフォーマットの通信中、信号ＩＤＥ
ＮＴとＣＬＯＣＫは使用されず、バイアス（又はプルア
ップ）抵抗Ｒ２及びＲ３によって論理１（略電源電圧Ｖ
＋）に設定される。信号ＩＤＥＮＴ及びＣＬＯＣＫを容
易に１に設定するよう、例えば、ＩＩＣ通信中に信号路
ＩＤＥＮＴ及びＣＬＯＣＫに高インピーダンス条件を生
じさせるトリステート設計を使用して、信号ＩＤＥＮＴ
及びＣＬＯＣＫに結合されたコントローラ１００内の出
力回路を実装してもよい。
ントローラ１００によって発生された信号に加えて、図
１の装置は、例えば、２値の信号レベルの中の一方のよ
うな所定の信号レベルを使用されていない信号路に設定
する抵抗Ｒ１乃至Ｒ４よりなるバイアス回路を更に有す
る。例えば、ＩＩＣフォーマットの通信中、信号ＩＤＥ
ＮＴとＣＬＯＣＫは使用されず、バイアス（又はプルア
ップ）抵抗Ｒ２及びＲ３によって論理１（略電源電圧Ｖ
＋）に設定される。信号ＩＤＥＮＴ及びＣＬＯＣＫを容
易に１に設定するよう、例えば、ＩＩＣ通信中に信号路
ＩＤＥＮＴ及びＣＬＯＣＫに高インピーダンス条件を生
じさせるトリステート設計を使用して、信号ＩＤＥＮＴ
及びＣＬＯＣＫに結合されたコントローラ１００内の出
力回路を実装してもよい。
【００１８】同様に、ＩＭフォーマットの通信の場合、
信号ＳＣＬは使用されず、抵抗Ｒ４によって論理０（即
ち、略接地）のレベルに維持されている。信号ＩＤＥＮ
Ｔ及びＣＬＯＣＫ用のコントローラ１００の出力回路の
場合と同様に、信号ＳＣＬ用に出力回路はＩＭ通信中に
信号路ＳＣＬに高インピーダンス条件を生じさせるトリ
ステート設計でもよい。
信号ＳＣＬは使用されず、抵抗Ｒ４によって論理０（即
ち、略接地）のレベルに維持されている。信号ＩＤＥＮ
Ｔ及びＣＬＯＣＫ用のコントローラ１００の出力回路の
場合と同様に、信号ＳＣＬ用に出力回路はＩＭ通信中に
信号路ＳＣＬに高インピーダンス条件を生じさせるトリ
ステート設計でもよい。
【００１９】バイアス回路は、アイドル状態、即ち、バ
ス通信中ではないとき、４本のバス信号路の全てに所定
の信号レベルを確定するよう機能する。ＩＩＣ通信の前
後のアイドル状態が図３に示されている。アイドル状態
中に抵抗Ｒ１−Ｒ３は、信号ＩＤＥＮＴ、ＣＬＯＣＫ及
びＤＡＴＡを論理１に設定し、一方、抵抗Ｒ４は信号Ｓ
ＣＬを論理０に設定する。ＩＩＣプロトコルは、ＩＩＣ
方式のスタート及びストップ条件を発生させるため信号
ＳＣＬが論理１であることを必要とするので（図２を参
照のこと）、コンローラ１００は、図３に示す如く、Ｉ
ＩＣ通信の前後で信号ＳＣＬを論理１に設定する。
ス通信中ではないとき、４本のバス信号路の全てに所定
の信号レベルを確定するよう機能する。ＩＩＣ通信の前
後のアイドル状態が図３に示されている。アイドル状態
中に抵抗Ｒ１−Ｒ３は、信号ＩＤＥＮＴ、ＣＬＯＣＫ及
びＤＡＴＡを論理１に設定し、一方、抵抗Ｒ４は信号Ｓ
ＣＬを論理０に設定する。ＩＩＣプロトコルは、ＩＩＣ
方式のスタート及びストップ条件を発生させるため信号
ＳＣＬが論理１であることを必要とするので（図２を参
照のこと）、コンローラ１００は、図３に示す如く、Ｉ
ＩＣ通信の前後で信号ＳＣＬを論理１に設定する。
【００２０】１本のデータライン（信号ＤＡＴＡ）だけ
を使用するマルチバスプロトコルシステムの場合、図１
に示されたシステムは、ＩＩＣ方式とＩＭ方式が結合さ
れたバスプロトコルシステムに対しバスラインの数が５
本から４本に減少する。かくして、上記システムにおい
て、シリアルＩ／Ｏに必要とされるコントローラ１００
の端子の数が減少し、システム中に配線する必要がある
バスラインの本数が減少する。その上、信号ＤＡＴＡの
機能は変わらないので、種々の信号源を信号ラインＤＡ
ＴＡに結合するため必要とされるスイッチング及び制御
回路は必要ではない。その上、あらゆる場合にソフトウ
ェア制御の下で信号ＤＡＴＡを発生させることにより、
シリアルデータバスインタフェースを実装するため必要
とされるハードウェアの量は最小限に抑えられる。
を使用するマルチバスプロトコルシステムの場合、図１
に示されたシステムは、ＩＩＣ方式とＩＭ方式が結合さ
れたバスプロトコルシステムに対しバスラインの数が５
本から４本に減少する。かくして、上記システムにおい
て、シリアルＩ／Ｏに必要とされるコントローラ１００
の端子の数が減少し、システム中に配線する必要がある
バスラインの本数が減少する。その上、信号ＤＡＴＡの
機能は変わらないので、種々の信号源を信号ラインＤＡ
ＴＡに結合するため必要とされるスイッチング及び制御
回路は必要ではない。その上、あらゆる場合にソフトウ
ェア制御の下で信号ＤＡＴＡを発生させることにより、
シリアルデータバスインタフェースを実装するため必要
とされるハードウェアの量は最小限に抑えられる。
【００２１】両方のプロトコル用のデータ信号を１本の
信号路に結合することによりバスラインの本数は減少す
るが、各クロック信号毎の隔離した信号路は、使用され
ていないときクロックラインの信号レベルを確定させ、
誤ったスタート条件及び誤ったストップ条件を防止する
ことが可能である。誤ったスタート条件及び誤ったスト
ップ条件は、改変されたデータ及び間違ったシステム動
作を生じさせる。例えば、ＥＥＰＲＯＭは、ストップ条
件が後に続くあるデータシーケンスを受けたとき、書込
み動作を実行、即ち、ＥＥＰＲＯＭのデータを変更する
よう構成することができる。従って、誤ったストップ条
件は、ＥＥＰＲＯＭのデータを不用意に変更し、システ
ム動作に悪影響を及ぼす可能性がある。図１に示された
システムは、アイドル状態中に信号ＳＣＬを論理０に設
定することにより、ＩＩＣ方式の装置の誤ったスタート
条件及び誤ったストップ条件を防止する。図２及び３よ
り分かるように、信号ＳＣＬはスタート又はストップ条
件を発生させるために論理１であることが必要である。
同様に、使用されていないとき信号ＣＬＯＣＫを論理１
に設定することにより、図２及び４から明らかなように
ＩＭ方式の装置用の誤ったスタート条件及び誤ったスト
ップ条件は防止される。従って、隔離したクロックライ
ンはシステムの信頼性を向上させる。
信号路に結合することによりバスラインの本数は減少す
るが、各クロック信号毎の隔離した信号路は、使用され
ていないときクロックラインの信号レベルを確定させ、
誤ったスタート条件及び誤ったストップ条件を防止する
ことが可能である。誤ったスタート条件及び誤ったスト
ップ条件は、改変されたデータ及び間違ったシステム動
作を生じさせる。例えば、ＥＥＰＲＯＭは、ストップ条
件が後に続くあるデータシーケンスを受けたとき、書込
み動作を実行、即ち、ＥＥＰＲＯＭのデータを変更する
よう構成することができる。従って、誤ったストップ条
件は、ＥＥＰＲＯＭのデータを不用意に変更し、システ
ム動作に悪影響を及ぼす可能性がある。図１に示された
システムは、アイドル状態中に信号ＳＣＬを論理０に設
定することにより、ＩＩＣ方式の装置の誤ったスタート
条件及び誤ったストップ条件を防止する。図２及び３よ
り分かるように、信号ＳＣＬはスタート又はストップ条
件を発生させるために論理１であることが必要である。
同様に、使用されていないとき信号ＣＬＯＣＫを論理１
に設定することにより、図２及び４から明らかなように
ＩＭ方式の装置用の誤ったスタート条件及び誤ったスト
ップ条件は防止される。従って、隔離したクロックライ
ンはシステムの信頼性を向上させる。
【００２２】図１に示されたシステムには、バスライン
の機能を切換えデータを発生させる付加的なハードウェ
アはないが、本発明は上記特徴を含むシステムにも適用
可能である。例えば、図５には、図１に示されたもの同
一のシリアルデータバス信号路を含むシステムが示され
ている。しかし、図５のコントローラ５００は、ＳＣＩ
（シリアル通信インタフェース）５１０と、マイクロプ
ロセッサ５２０と、トリステートＭＵＸ（マルチプレク
サ）５３０とを含む。ＳＣＩ５１０内のハードウェアは
ＩＭ方式プロトコル通信用の信号を発生する。例えば、
ＳＣＩ５１０内のゲート回路は、信号ＩＤＥＮＴ及びＣ
ＬＯＣＫを発生し、信号ＩＭ ＤＡＴＡは、シフトレジ
スタ５１２の中をシフトされたデータに応答してシフト
レジスタ５１２の出力に直接発生される。
の機能を切換えデータを発生させる付加的なハードウェ
アはないが、本発明は上記特徴を含むシステムにも適用
可能である。例えば、図５には、図１に示されたもの同
一のシリアルデータバス信号路を含むシステムが示され
ている。しかし、図５のコントローラ５００は、ＳＣＩ
（シリアル通信インタフェース）５１０と、マイクロプ
ロセッサ５２０と、トリステートＭＵＸ（マルチプレク
サ）５３０とを含む。ＳＣＩ５１０内のハードウェアは
ＩＭ方式プロトコル通信用の信号を発生する。例えば、
ＳＣＩ５１０内のゲート回路は、信号ＩＤＥＮＴ及びＣ
ＬＯＣＫを発生し、信号ＩＭ ＤＡＴＡは、シフトレジ
スタ５１２の中をシフトされたデータに応答してシフト
レジスタ５１２の出力に直接発生される。
【００２３】ＩＩＣ通信用の信号は、上記のビットバン
処理を使用するマイクロプロセッサ５２０によるソフト
ウェア制御の下で発生される。ＩＩＣプロトコルはワー
ド毎に９ビットの情報（８データビットと１承認ビッ
ト）を必要とするので、ビットバン処理の方がシフトレ
ジスタ５１２のようなハードウェアよりも使用される。
シフトレジスタ５１２が８ビットシフトレジスタである
場合、９ビットのデータを発生させるために、シフトレ
ジスタの追加的なローディングが必要とされるので望ま
しくない。ＩＩＣ通信用の信号は、適当なシフトレジス
タのハードウェアを利用することができるならば、ハー
ドウェアによって発生させてもよい。
処理を使用するマイクロプロセッサ５２０によるソフト
ウェア制御の下で発生される。ＩＩＣプロトコルはワー
ド毎に９ビットの情報（８データビットと１承認ビッ
ト）を必要とするので、ビットバン処理の方がシフトレ
ジスタ５１２のようなハードウェアよりも使用される。
シフトレジスタ５１２が８ビットシフトレジスタである
場合、９ビットのデータを発生させるために、シフトレ
ジスタの追加的なローディングが必要とされるので望ま
しくない。ＩＩＣ通信用の信号は、適当なシフトレジス
タのハードウェアを利用することができるならば、ハー
ドウェアによって発生させてもよい。
【００２４】図５に示す如く、マルチプレクサ５３０
は、ＩＭ通信中にシリアル通信インタフェース５１０か
らの信号ＩＭ ＤＡＴＡを信号路ＤＡＴＡに結合し、信
号ＳＤＡ（ＩＩＣデータ）をＩＩＣ通信用の信号路ＤＡ
ＴＡに結合するスイッチとして機能する。マルチプレク
サ５３０のスイッチング機能は、マイクロプロセッサ５
２０により発生された信号ＣＴＲＬによって制御され
る。マルチプレクサ５３０のトリステート出力の特性に
より、信号ＤＡＴＡに結合された双方向の端子が入力と
して動作するとき、マルチプレクサ５３０の出力に高イ
ンピーダンスの状態が得られる。かくして、図５のシス
テムは、バス信号を発生させる付加的なハードウェアの
特性を利用すると共に図１のバス信号構成を維持する。
は、ＩＭ通信中にシリアル通信インタフェース５１０か
らの信号ＩＭ ＤＡＴＡを信号路ＤＡＴＡに結合し、信
号ＳＤＡ（ＩＩＣデータ）をＩＩＣ通信用の信号路ＤＡ
ＴＡに結合するスイッチとして機能する。マルチプレク
サ５３０のスイッチング機能は、マイクロプロセッサ５
２０により発生された信号ＣＴＲＬによって制御され
る。マルチプレクサ５３０のトリステート出力の特性に
より、信号ＤＡＴＡに結合された双方向の端子が入力と
して動作するとき、マルチプレクサ５３０の出力に高イ
ンピーダンスの状態が得られる。かくして、図５のシス
テムは、バス信号を発生させる付加的なハードウェアの
特性を利用すると共に図１のバス信号構成を維持する。
【００２５】上記本発明の実施例の種々の変更は当業者
にとって明らかである。例えば、上記本発明の説明はテ
レビジョン信号処理装置に関連しているが、本発明は多
数のバスプロトコルに関連する全てのバス制御方式装置
に適用可能である。更に、本発明は、上記の例示的なＩ
ＩＣ方式及びＩＭ方式のプロトコル以外のバスプロトコ
ルにも適用可能である。上記及び他の変更が特許請求の
範囲に記載の範囲内で意図されている。
にとって明らかである。例えば、上記本発明の説明はテ
レビジョン信号処理装置に関連しているが、本発明は多
数のバスプロトコルに関連する全てのバス制御方式装置
に適用可能である。更に、本発明は、上記の例示的なＩ
ＩＣ方式及びＩＭ方式のプロトコル以外のバスプロトコ
ルにも適用可能である。上記及び他の変更が特許請求の
範囲に記載の範囲内で意図されている。
【図１】本発明の一実施例を含むシステムのブロック図
である。
である。
【図２】２種類のシリアルデータバスプロトコルを説明
する波形である。
する波形である。
【図３】図１に示されたシステムの動作モードを説明す
る波形である。
る波形である。
【図４】図１に示されたシステムの動作モードを説明す
る波形である。
る波形である。
【図５】図１に示されたシステムの他の一実施例のブロ
ック図である。
ック図である。
１００ 制御用マイクロコンピュータ １５０ ＩＭバス装置 １６０ ＩＩＣバス装置 ５００ コントローラ ５１０ シリアル通信インタフェース ５１２ シフトレジスタ ５２０ マイクロプロセッサ ５３０ トリステートマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガブリエル アルフレッド エディ アメリカ合衆国 インディアナ インディ アナポリス マラガ・ドライヴ 8842 ア パートメント ディー (72)発明者 マイケル デヴィッド ランディス アメリカ合衆国 インディアナ フィッシ ャーズ エイジャン・ロード 9966
Claims (1)
- 【請求項１】 第１（ＳＣＬ）、第２（ＣＬＯＣＫ）及
び第３（ＤＡＴＡ）の信号路よりなるデータバスと；第
１の動作モードの間に第１のデータバスプロトコル（Ｉ
ＩＣ）に従って第１のクロック信号及び第１のデータ信
号を発生させ、第２の動作モードの間に第２のデータバ
スプロトコル（ＩＭ）に従って第２のクロック信号及び
第２のデータ信号を発生させる制御手段とからなり、 該制御手段は、該第１の動作モードの間に該第１のクロ
ック信号及び該第１のデータ信号を夫々該第１（ＳＣ
Ｌ）及び第３（ＤＡＴＡ）の信号路に供給し、該第２の
動作モードの間に該第２のクロック信号及び該第２のデ
ータ信号を夫々該第２及び第３（ＤＡＴＡ）の信号路に
供給する、データバスシステム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9414331A GB9414331D0 (en) | 1994-07-15 | 1994-07-15 | Combined I*C and IM bus architecture |
| US08/435,818 US5852406A (en) | 1994-07-15 | 1995-05-05 | Multi-protocol data bus system |
| US9414331:0 | 1995-05-05 | ||
| US435818 | 1995-05-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865325A true JPH0865325A (ja) | 1996-03-08 |
| JP3256107B2 JP3256107B2 (ja) | 2002-02-12 |
Family
ID=26305274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17780395A Expired - Fee Related JP3256107B2 (ja) | 1994-07-15 | 1995-07-13 | マルチプロトコルデータバスシステム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0693729B1 (ja) |
| JP (1) | JP3256107B2 (ja) |
| CN (1) | CN1083590C (ja) |
| DE (1) | DE69515147T2 (ja) |
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| JP2006516777A (ja) * | 2003-02-04 | 2006-07-06 | トムソン ライセンシング | 信号処理システム |
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| DE19609883C1 (de) | 1996-03-13 | 1997-10-09 | Siemens Ag | Verfahren und Anordnung zum Übertragen von systemspezifischen Daten in einem synchronen Mikroprozessorsystem |
| JPH10222464A (ja) * | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 同期式直列データ転送装置 |
| DE19740520A1 (de) * | 1997-09-15 | 1999-03-18 | Siemens Nixdorf Inf Syst | Einrichtung zur leitungsgebundenen Übertragung der Signale zwischen einem Graphikadapter eines Personal Computers und einem Monitor |
| FI981894A (fi) * | 1998-09-04 | 2000-03-05 | Nokia Multimedia Network Terminals Oy | Väylärakenne |
| FR2787603B1 (fr) * | 1998-12-21 | 2001-08-24 | St Microelectronics Sa | Carte d'entree-sortie de donnees informatiques |
| DE19917576A1 (de) | 1999-04-19 | 2000-10-26 | Moeller Gmbh | Datenübertragungseinrichtung |
| EP1128271A1 (en) * | 2000-02-22 | 2001-08-29 | THOMSON multimedia S.A. | Method for the serial transfer of data between two electronic bus stations and bus station for use in said method |
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| JP3844120B2 (ja) * | 2001-10-19 | 2006-11-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| CN101356517B (zh) * | 2005-09-21 | 2010-06-23 | Nxp股份有限公司 | 总线电路 |
| US8775707B2 (en) | 2010-12-02 | 2014-07-08 | Blackberry Limited | Single wire bus system |
| US9479275B2 (en) | 2012-06-01 | 2016-10-25 | Blackberry Limited | Multiformat digital audio interface |
| US9252900B2 (en) | 2012-06-01 | 2016-02-02 | Blackberry Limited | Universal synchronization engine based on probabilistic methods for guarantee of lock in multiformat audio systems |
| US9461812B2 (en) | 2013-03-04 | 2016-10-04 | Blackberry Limited | Increased bandwidth encoding scheme |
| US9473876B2 (en) | 2014-03-31 | 2016-10-18 | Blackberry Limited | Method and system for tunneling messages between two or more devices using different communication protocols |
| CN105718406A (zh) * | 2014-12-02 | 2016-06-29 | 魏廉 | 一种基于改进型i2c总线的智能家居控制系统 |
Family Cites Families (4)
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| JPH07111670B2 (ja) * | 1991-03-12 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コントローラ、通信インターフェース、およびデータ伝送を制御する方法 |
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-
1995
- 1995-07-04 EP EP19950110386 patent/EP0693729B1/en not_active Expired - Lifetime
- 1995-07-04 DE DE1995615147 patent/DE69515147T2/de not_active Expired - Fee Related
- 1995-07-13 JP JP17780395A patent/JP3256107B2/ja not_active Expired - Fee Related
- 1995-07-14 CN CN95108421A patent/CN1083590C/zh not_active Expired - Fee Related
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