JPH0290722A - バス回路 - Google Patents
バス回路Info
- Publication number
- JPH0290722A JPH0290722A JP63242746A JP24274688A JPH0290722A JP H0290722 A JPH0290722 A JP H0290722A JP 63242746 A JP63242746 A JP 63242746A JP 24274688 A JP24274688 A JP 24274688A JP H0290722 A JPH0290722 A JP H0290722A
- Authority
- JP
- Japan
- Prior art keywords
- tri
- state
- buffers
- output
- bus line
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル論理回路に関し、特にバス回路に
関する。
関する。
従来、この鴇のバス回路は、トライステート出カパッフ
ァとバスラインと入力バッファにより構成されている。
ァとバスラインと入力バッファにより構成されている。
従来の技術について第３図を参照して説明する。
第３図は入力端子が４個、出力端子が３個のバス回路の
従来例でるＤ、３０けバスライン、３１ａ〜３１ｄはト
ライステートバッファ、３２ａ〜３２ｃはバッファ、３
３は抵抗器である。バスライン３゜には、トライステー
トバッフ７３１ａ〜３１ｄが接続されており、トライス
テートバッファ３１ａ〜３１ｄは、次の５状態のうちの
１状態となっている。
従来例でるＤ、３０けバスライン、３１ａ〜３１ｄはト
ライステートバッファ、３２ａ〜３２ｃはバッファ、３
３は抵抗器である。バスライン３゜には、トライステー
トバッフ７３１ａ〜３１ｄが接続されており、トライス
テートバッファ３１ａ〜３１ｄは、次の５状態のうちの
１状態となっている。
トライステートバッファ３１ａ〜３１ｄのうちの１つの
トライステートバッファが出力し他のトライステートバ
ッファがハイインピーダンスとなる４状態と、全部のト
ライステートバッファがハイインピーダンスとなる状態
との５状態がある。すなわち、バスライン３０には、入
力のどれか１つの信号が出力されるか全ての信号が出力
されないかの状態しかなく、２つ以上の入力信号が出力
されない様に制御されている。バスラインに接続された
バッファ３２ａ〜３２ｃを通して信号が出力されるが、
前に述べた５状態のうち、全ての信号が出力されない状
態になると、バスライン３０の状態が不安定になるため
、抵抗器３３をバスラインに接続し状態を接地レベルに
固定している。
トライステートバッファが出力し他のトライステートバ
ッファがハイインピーダンスとなる４状態と、全部のト
ライステートバッファがハイインピーダンスとなる状態
との５状態がある。すなわち、バスライン３０には、入
力のどれか１つの信号が出力されるか全ての信号が出力
されないかの状態しかなく、２つ以上の入力信号が出力
されない様に制御されている。バスラインに接続された
バッファ３２ａ〜３２ｃを通して信号が出力されるが、
前に述べた５状態のうち、全ての信号が出力されない状
態になると、バスライン３０の状態が不安定になるため
、抵抗器３３をバスラインに接続し状態を接地レベルに
固定している。
また、第４図は、バスライン４０のレベルを抵抗４３を
通してｖＢの電圧に固定するもので、その他の動作につ
いては、前述の第３図の例と同じである。
通してｖＢの電圧に固定するもので、その他の動作につ
いては、前述の第３図の例と同じである。
上述した従来のパス回路は、バスラインに抵抗器が接続
されているため、トライステートバッファがバスライン
に信号を出力するときに、抵抗器で余分な電力を消費す
るという欠点がある。
されているため、トライステートバッファがバスライン
に信号を出力するときに、抵抗器で余分な電力を消費す
るという欠点がある。
本発明のパス回路は、ｎ個（ｎは２以上の自然数）のト
ライステートバッファと、バスラインと、ｍ個（ｍは自
然数）のバッファから構成され、前も 記トライステートバッフアク制御してその出力を択一的
に前記バスラインに出力し、前記バッファを介してｍ個
の出力信号を得るように構成したパス回路において、任
意の１個のトライステートバッファを、他のトラトステ
ートバッファの制御信号を論理演算した結果によシ制御
して、前記能のトライステートバッファがすべてハイイ
ンピーダンスのとき前記１個のトライステートバッファ
が出力状態となるように構成したことを特徴とするもの
である。
ライステートバッファと、バスラインと、ｍ個（ｍは自
然数）のバッファから構成され、前も 記トライステートバッフアク制御してその出力を択一的
に前記バスラインに出力し、前記バッファを介してｍ個
の出力信号を得るように構成したパス回路において、任
意の１個のトライステートバッファを、他のトラトステ
ートバッファの制御信号を論理演算した結果によシ制御
して、前記能のトライステートバッファがすべてハイイ
ンピーダンスのとき前記１個のトライステートバッファ
が出力状態となるように構成したことを特徴とするもの
である。
次に１本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。ｎ個
の入力はｎ個のトライステートバッファ１１ａ〜ｆｉｎ
を通してバスラインＩＯＫ接続され、ｍ個のバッファ１
２ａ〜１２ｍを通して出力される。
の入力はｎ個のトライステートバッファ１１ａ〜ｆｉｎ
を通してバスラインＩＯＫ接続され、ｍ個のバッファ１
２ａ〜１２ｍを通して出力される。
入力、制御の信号は、従来例と同様であるが、第１図で
は、トライステートバッファｌｌａへの入力に対応する
制御信号には、他のトライステートバッファへの（ｎ−
１）個の制御信号の演算回路１３（第１図の場合Ｎ０Ｒ
）による論理演算結果を用いる１、制御信号の全てが論
理１０”のとき演算回路１３の出力は論理″１＃となる
。バスライン１０は、トライステートバッファｌｌａ〜
ｌｌｎのうちの１個が出力となり、すべてのトライステ
ードパ２フアがハイインピーダンスとなることはない。
は、トライステートバッファｌｌａへの入力に対応する
制御信号には、他のトライステートバッファへの（ｎ−
１）個の制御信号の演算回路１３（第１図の場合Ｎ０Ｒ
）による論理演算結果を用いる１、制御信号の全てが論
理１０”のとき演算回路１３の出力は論理″１＃となる
。バスライン１０は、トライステートバッファｌｌａ〜
ｌｌｎのうちの１個が出力となり、すべてのトライステ
ードパ２フアがハイインピーダンスとなることはない。
第２図は、本発明の他の一実施例である。入力が４個、
出力が２個の例であり、２１ａ〜２１ｂは、制御入力が
負論理のトライステートバッファであり、その出力はバ
スライン２０を通してバッファ２２ａ、２２ｂより出力
される。本例は、前述の実施例に対し、トライステート
バッファの制御が負論理になっているため、演算回路２
３はＡＮＤ回路となっている他は、前述の実施例と同様
に動作する。
出力が２個の例であり、２１ａ〜２１ｂは、制御入力が
負論理のトライステートバッファであり、その出力はバ
スライン２０を通してバッファ２２ａ、２２ｂより出力
される。本例は、前述の実施例に対し、トライステート
バッファの制御が負論理になっているため、演算回路２
３はＡＮＤ回路となっている他は、前述の実施例と同様
に動作する。
また第１図で、入力の数ｎが大きくなると演算回路１３
の入力から出力の伝搬遅延時間が大きくなシ、制御信号
によるトライステートバッファの切替時にバスライン１
０において、トライステートバッファｌｌａと他のトラ
イステートバッファ１１ｂ〜ｌｌｎのうちの１つが同時
に出力状態となる時間が大きくなり無視できなくなる。
の入力から出力の伝搬遅延時間が大きくなシ、制御信号
によるトライステートバッファの切替時にバスライン１
０において、トライステートバッファｌｌａと他のトラ
イステートバッファ１１ｂ〜ｌｌｎのうちの１つが同時
に出力状態となる時間が大きくなり無視できなくなる。
このような場合には第３図のように、演算回路３３の出
力をインバータ３４で反転した信号で、ＡＮＤ回路３５
ｂ〜３５ｎをゲートすることＫよ）演算回路３３の伝搬
遅延時間が大きい場合でも、ＡＮＤ回路３５ｂ〜３５ｎ
により、演算回路３３の出力が１から０に変化した後に
インバータ３４の出力がＯから１に変化するため、演算
回路３３の伝搬遅延時間の大小に関係なくバスライン３
０においてトライステートバッファ３１ａと他のトライ
ステートバッファ３１ｂ〜３１ｎのうちの１つが同時に
出力状態となることを避けることができる。なお、３２
ａ。
力をインバータ３４で反転した信号で、ＡＮＤ回路３５
ｂ〜３５ｎをゲートすることＫよ）演算回路３３の伝搬
遅延時間が大きい場合でも、ＡＮＤ回路３５ｂ〜３５ｎ
により、演算回路３３の出力が１から０に変化した後に
インバータ３４の出力がＯから１に変化するため、演算
回路３３の伝搬遅延時間の大小に関係なくバスライン３
０においてトライステートバッファ３１ａと他のトライ
ステートバッファ３１ｂ〜３１ｎのうちの１つが同時に
出力状態となることを避けることができる。なお、３２
ａ。
３２ｂ、・・・・・・３２ｍはバッファである。
以上説明したように、本発明は１個のトライステートバ
ッファの制御に他のトライステートバッファの制御信号
よシ演算回路により演算した結果を用いて、バスライン
に常時トライステートバッファが出力するようＫするこ
とにより、バスラインに抵抗器を接続せずにバスライン
の状態を定めることができ、抵抗器で余分な電力を消費
しない効果がある。
ッファの制御に他のトライステートバッファの制御信号
よシ演算回路により演算した結果を用いて、バスライン
に常時トライステートバッファが出力するようＫするこ
とにより、バスラインに抵抗器を接続せずにバスライン
の状態を定めることができ、抵抗器で余分な電力を消費
しない効果がある。
４、
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は本発明のさらに他の実施
例の回路図、＃；〆図、第５図は従来例の回路図である
。 １０ 、２０ 、３０ 、４０ 、５０・・・・・・バ
スライン、ｌｌａ〜１１ｎ、２１ａ〜２１ｄ、３１ａ〜
３１ｎ ・−・・・−）ライステートバッファ、１２ａ
〜１２ｍ、２２ａ、２２ｂ、３２ａ〜３２ｍ・・・・
・・バッファ、１３，２３．３３・・・・・・演算回路
。 代理人 弁理士 内 原 晋
他の実施例の回路図、第３図は本発明のさらに他の実施
例の回路図、＃；〆図、第５図は従来例の回路図である
。 １０ 、２０ 、３０ 、４０ 、５０・・・・・・バ
スライン、ｌｌａ〜１１ｎ、２１ａ〜２１ｄ、３１ａ〜
３１ｎ ・−・・・−）ライステートバッファ、１２ａ
〜１２ｍ、２２ａ、２２ｂ、３２ａ〜３２ｍ・・・・
・・バッファ、１３，２３．３３・・・・・・演算回路
。 代理人 弁理士 内 原 晋
Claims (1)
- ｎ個（ｎは２以上の自然数）のトライステートバッファ
と、バスラインと、ｍ個（ｍは自然数）のバッファから
構成され、前記トライステートバッファを制御してその
出力を択一的に前記バスラインに出力し、前記バッファ
を介してｍ個の出力信号を得るように構成したバス回路
において、任意の１個のトライステートバッファを、他
のトライステートバッファの制御信号を論理演算した結
果により制御して、前記他のトライステートバッファが
すべてハイインピーダンスのとき前記１個のトライステ
ートバッファが出力状態となるように構成したことを特
徴とするバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242746A JPH0290722A (ja) | 1988-09-27 | 1988-09-27 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242746A JPH0290722A (ja) | 1988-09-27 | 1988-09-27 | バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290722A true JPH0290722A (ja) | 1990-03-30 |
Family
ID=17093644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242746A Pending JPH0290722A (ja) | 1988-09-27 | 1988-09-27 | バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290722A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895427A (ja) * | 1981-12-01 | 1983-06-07 | Hitachi Ltd | 集積回路 |
| JPS6214521A (ja) * | 1985-07-12 | 1987-01-23 | Nec Corp | 論理回路 |
-
1988
- 1988-09-27 JP JP63242746A patent/JPH0290722A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895427A (ja) * | 1981-12-01 | 1983-06-07 | Hitachi Ltd | 集積回路 |
| JPS6214521A (ja) * | 1985-07-12 | 1987-01-23 | Nec Corp | 論理回路 |
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