KR102287033B1 - 강유전성 커패시터를 이용하는 비휘발성 카운터 - Google Patents

강유전성 커패시터를 이용하는 비휘발성 카운터 Download PDF

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KR102287033B1
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래디언트 테크놀러지즈, 인코포레이티드
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Abstract

복수의 카운트 스테이지를 포함할 수 있는 카운터가 개시된다. 각각의 카운트 스테이지는 제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터, 가변 임피던스 요소, 리셋 포트와 카운터 포트 및 검출기를 포함한다. 가변 임피던스 요소는 제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖고, 강유전성 커패시터는 제어 단자와 제1 스위치 단자 사이에 접속된다. 제어 단자에 결합된 리셋 신호는 강유전성 커패시터가 제1 분극 상태에서 분극되게 한다. 카운트 포트는 카운팅될 펄스를 수신하도록 구성되고, 카운트 포트는 도전성 부하에 의해 제1 스위치 단자에 접속된다. 검출기는 제1 단자 상의 전위가 임계값을 초과하면서 카운트 포트가 펄스 중 하나를 수신하면 카운트 완료 신호를 생성한다.

Description

강유전성 커패시터를 이용하는 비휘발성 카운터{NON-VOLATILE COUNTER UTILIZING A FERROELECTRIC CAPACITOR}
본 발명은 강유전성 커패시터를 이용하는 비휘발성 카운터에 관한 것이다.
카운팅될 이벤트가 발생되는 시간 동안 카운터가 어떠한 전원에도 접속되지 않는 환경에서 이벤트가 카운팅될 필요가 있는 복수의 애플리케이션이 존재한다. 이와 같은 환경에서, 전력은 단지 이벤트 자체에 의해 제공되는 신호에 의해 제공되는 것이다. 일반적으로, 이와 같은 신호는 어떠한 신호도 카운터에 접속되지 않는 기간 동안 통상적인 회로에 전력을 공급하고 카운트를 유지하는 데에 불충분하다.
하나의 예시적인 애플리케이션에서, 도어에 부착된 센서는 도어가 동작될 때마다 작은 전기 펄스를 생성한다. 압전 신호 발생기는 전기 펄스를 생성하기 위해 도어를 개방하는 것과 연관된 기계적 에너지를 사용한다. 설계자는 시간 경과에 따라 생성된 펄스의 수를 카운팅하기를 원한다. 카운트가 누적되고 있는 시간 동안, 어떠한 전력도 카운터에 대해 이용 가능하지 않다. 일부 시간 이후에, 카운터는 별도의 회로 및 저장된 카운트 리드아웃(readout)으로 전력 공급될 수 있다. 그러나, 카운터는 어떠한 전력도 이용 가능하지 않은 시간 동안 카운트를 유지하고 센서에 의해 제공된 전력만을 이용하여 카운팅 동작을 수행해야 한다.
본 발명은 제1 카운트 스테이지를 갖는 카운터를 포함한다. 제1 카운트 스테이지는 제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터, 가변 임피던스 요소, 리셋 포트와 카운트 포트 및 검출기를 포함한다. 가변 임피던스 요소는 제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖고, 강유전성 커패시터는 제어 단자와 제1 스위치 단자 사이에 접속된다. 리셋 포트는 리셋 신호를 제어 단자에 접속하도록 구성되고, 리셋 신호는 강유전성 커패시터가 제1 분극 상태에서 분극되게 한다. 카운트 포트는 카운팅될 펄스를 수신하도록 구성되고, 카운트 포트는 도전성 부하에 의해 제1 스위치 단자에 접속된다. 검출기는 제1 단자 상의 전위가 임계값을 초과하면서 카운트 포트가 펄스 중 하나를 수신하면 카운트 완료 신호를 생성한다.
본 발명의 일 양태에서, 검출기는 카운팅될 수신된 펄스에 의해 전력 공급된다. 다른 양태에서, 카운트 포트는 수신된 펄스의 각각으로부터 사전결정된 펄스를 생성하는 회로를 포함하고, 사전결정된 펄스는 도전성 부하에 결합된다.
본 발명의 다른 양태에서, 제1 카운트 스테이지는 사전결정된 시간 지연 이후에 카운트 완료 신호를 리셋 포트에 결합하는 지연 회로를 포함한다.
본 발명의 또 다른 양태에서, 카운터는 제1 카운트 스테이지와 유사한 구조를 갖는 제2 카운트 스테이지를 포함하고, 제1 카운트 스테이지의 카운트 완료 신호가 제2 카운트 스테이지의 카운트 포트에 결합된다.
본 발명의 또 다른 양태에서, 멀티 스테이지 카운터는 제2 카운트 스테이지의 카운트 포트로부터 제1 카운트 스테이지의 출력 포트를 분리하는 분리 스위치를 포함한다. 또한, 병렬 접속 스위치는 제1 카운트 스테이지의 카운트 포트를 제2 카운트 스테이지의 카운트 포트에 접속한다. 제1 및 제2 카운트 스테이지에서 각각, 검출기에 결합된 제1 및 제2 카운트 완료 단자는 카운터 외부의 장치에 의해 액세스 가능한 커넥터에 카운트 완료 단자들을 제공한다.
도 1은 본 발명에 따른 카운터를 구성하도록 사용되는 자율적 메모리 회로를 도시한다.
도 2a 및 도 2b는 도 1에 도시된 타입의 자율적 메모리 회로의 개략적인 도면이다.
도 3은 도 2a에 도시된 전력 레일 및 노드(49) 상의 전위를 도시한다.
도 4는 전력 라인(45)이 반복적으로 펄싱될 때 노드(49) 상의 전위를 도시한다.
도 5a 및 도 5b는 본 발명에 따른 검출기의 구현예를 도시한다.
도 6은 멀티 스테이지 카운터의 첫 번째의 2 스테이지를 도시한다.
도 7은 병렬 리드아웃 방법을 사용하는 멀티 스테이지 카운터를 도시한다.
도 8은 긴 리드아웃 펄스가 카운트 입력에 인가된 이후에 각각의 스테이지가 해당 스테이지에 대해 카운트 완료 신호를 생성하는데 걸리는 시간이 스테이지에 저장된 카운트를 판독하도록 사용되는 시스템을 도시한다.
본 발명이 장점을 제공하는 방식은 상술한 미국 특허 출원에서 개시된 것과 같은 아날로그 강유전성 메모리 셀을 참조하여 더 용이하게 이해될 수 있다. 이제 도 1을 참조하면, 본 발명에 따른 카운터를 구성하도록 사용되는 자율적 메모리 회로를 도시한다. 자율적 메모리 회로(20)는 강유전성 커패시터(21) 및 전류 활성 제어 입력(25)을 갖는 스위치(23)를 포함한다. 도전성 부하(22)는 전력 레일과 스위치(23) 사이에 접속된다.
강유전성 커패시터(21)는 강유전성 커패시터(21)에 걸쳐 전압을 인가함으로써 스위칭될 수 있는 잔류 분극을 갖는다. 즉, 커패시터에 걸치는 전압의 부재 시에, 커패시터의 유전체는 전기적으로 분극된다. 유전체는 위 또는 아래로 완전하게 분극되는 유전체에 대응하는 2개의 완전하게 분극된 상태를 갖는다. 또한, 유전체는 이들 2개의 극한들 사이의 잔류 분극 상태의 연속적인 범위를 차지할 수 있다. 강유전성 커패시터에 걸쳐 전압이 인가되면, 강유전성 커패시터에 전계가 생성된다. 전계 방향이 잔류 분극의 방향과 동일하면, 강유전성 커패시터의 2개의 플레이트를 접속하는 회로에 적은 전류가 흐른다. 한편, 인가된 전계가 잔류 분극의 방향과 반대의 방향이면, 잔류 분극은 새로운 전계 방향에 부합하도록 방향을 변화시킬 것이고, 외부 회로에 많은 전류가 흐를 것이다. 전류 및 그 전류가 흐르는 전압의 크기는 강유전성 커패시터의 조성, 면적, 및 두께를 조정함으로써 설정될 수 있다.
스위치(23)는 전류가 전류 활성 제어 입력(25)에 입력될 때 고 임피던스 상태로부터 저 임피던스 상태로 변화한다. 자율적 메모리 회로(20)에서, 스위치(23)로의 입력 라인의 전위가 스위치의 상태와 독립적인 접지에서 또는 접지 부근에서 유지되는 것으로 가정한다. 후술하는 설명을 간략히 하기 위해, 전력 레일이 양(positive)이고, 양의 레일 전위가 강유전성 커패시터(21)의 플레이트에 걸쳐 인가될 때 "업(up)" 잔류 분극 상태가 설정되는 것으로 가정한다. 그러나, 입력이 전력으로 참조되고 출력이 접지로 참조되는 다른 구현예가 이용될 수 있다.
먼저, 강유전성 커패시터(21)가 업 상태에서 분극된다고 가정한다. 전력이 턴 온될 때, 스위치(23)는 초기에 오프 상태에 있으므로, 노드(26)에서의 전위가 V로 증가할 것이다. 따라서, 강유전성 커패시터(21)에 인가된 전계가 업 방향으로 또한 있을 것이며, 강유전성 커패시터(21)는 상태를 플립(flip)하지 않을 것이다. 따라서, 스위치(23)의 입력으로 적은 전류가 흐를 것이고, 스위치(23)는 오프로 유지될 것이며, 자율적 메모리 회로(20)의 출력이 V의 전위로 신속하게 진행할 것이다.
다음에, 강유전성 커패시터(21)가 다운(down) 상태에서 분극된다고 가정한다. 전력이 턴 온될 때, 강유전성 커패시터(21)에 걸쳐 인가된 전계는 강유전성 커패시터(21)의 잔류 분극의 전계와 반대일 것이고, 강유전성 커패시터(21)는 인가된 전계에 매칭하기 위해 상태를 플립할 것이다. 이와 같은 경우에, 스위치(23)의 제어 입력으로 많은 전류가 흐를 것이고, 스위치(23)가 도전 상태에 진입할 것이다. 노드(26)는 V보다 적은 중간 상태로 강하될 것이다. 특정의 전위는 스위치의 세부사항에 의존할 것이다. 이와 같은 중간 상태는 강유전성 커패시터(21)가 그 업 상태로 스위칭하는 것을 완료할 때까지 유지될 것이다. 이것은 사전결정된 전하가 강유전성 커패시터(21)에 흐를 때 발생할 것이다. 그 지점에서 강유전성 커패시터(21)로부터 스위치(23)로 흐르는 스위칭 전하가 더 이상 존재하지 않을 것이다. 스위치(23)는 이와 같은 지점에서 비도전성 상태로 재차 진입할 것이고, 노드(26) 상의 전위가 V로 다시 증가할 것이다.
복수의 상이한 회로 요소가 스위치(23)에 대해 이용될 수 있고; 예를 들어, 스위치(23)는 전계 효과 트랜지스터 또는 다른 타입의 트랜지스터로 구성될 수 있다. 이제 도 2a 및 도 2b를 참조하면, 베이스 저항(43)을 갖는 NPN 트랜지스터(46)를 스위치로서 이용하는 도 1에 도시된 타입의 강유전성 자율적 메모리 회로(40)의 개략적인 도면이다. 도전성 부하는 저항(44)이다. 파워 업 시에, 강유전성 커패시터(41)로부터 변위된 임의의 전하가 NPN 트랜지스터(46)의 베이스/이미터 회로를 통해 접지로 통해야 하며, 트랜지스터의 콜렉터/이미터 경로를 통해 더 많은 전류가 통전되게 한다. 강유전성 커패시터(41)가 다운되기 시작되면, 파워 업 동안 업 상태로 스위칭할 것이다. 강유전성 커패시터(41)의 스위칭 시간은 저항(44)의 제한에 의해 그리고 커패시터가 스위칭하지 못하도록 시도하는 트랜지스터(46)에 의한 강유전성 전하의 증폭 둘 모두에 의해 결정된다. 파워 업 이후에, 강유전성 커패시터(41)의 상태는 화살표(47)로 표시된 바와 같이 업 분극 상태에 있을 것이다. 나머지 도면을 간략히 하기 위해, 이와 같은 자율적 메모리 셀 구성은 도 2b에 도시된 심볼에 의해 표시될 것이다. 그러나, 도 2b에 도시된 심볼은 입력이 리셋 신호로서 사용되고 카운트 단자가 펄스 소스로서 사용되는 도 1에 도시된 자율적 메모리 셀의 다른 구현예를 나타내도록 사용될 수 있음이 이해될 것이다.
이제 도 3을 참조하면, 강유전성 커패시터가 초기에 업 또는 다운 상태에서 분극될 때의 시간의 함수로서 도 2a에 도시된 전력 레일 및 노드(49) 상의 전위를 도시한다. 강유전성 자율적 메모리 회로(40)가 파워 업 될 때 강유전성 커패시터(41)가 다운 상태에 있으면, 노드(49)의 전위가 강유전성 커패시터(41)로 하여금 분극 상태를 변경하기 시작하도록 하는 값에 도달할 때까지 노드(49) 상의 전위는 초기에 전력 레일 전위와 함께 증가한다. 강유전성 자율적 메모리 회로(40)가 다운 상태에서 강유전성 커패시터(41)로 파워 업 될 때, 강유전성 커패시터(41)는 분극을 플립하기 시작하고, NPN 트랜지스터(46)가 도통하기 시작하도록 하는 전하가 해제된다. NPN 트랜지스터(46)가 너무 많이 도통하기 시작하면, 노드(49) 상의 전위가 강하하기 시작하고 강유전성 커패시터(41)는 그 스위칭을 늦춘다. NPN 트랜지스터(46)가 충분히 도통하지 않으면, 노드(49) 상의 전위는 더 빨리 상승하여 강유전성 커패시터(41)가 더 빠르게 스위칭하게 하고 NPN 트랜지스터(46)의 제어 입력으로 더 많은 전류를 가하여 그 도전성을 증가시킨다. 따라서, 회로는 느린 상승 레이트를 갖는 특정의 중간 값에서 노드(49)의 전위로 안정화된다. 이와 같은 방식으로, 강유전성 커패시터(41)의 상태의 변화가 완료될 때까지 NPN 트랜지스터(46)의 도전성의 변화가 노드(49)에서 전압 상승을 제한한다. 이와 같은 지점에서, 강유전성 커패시터(41)로부터 어떤 추가의 스위칭 전하도 해제되지 않을 것이므로, NPN 트랜지스터(46)는 재차 비도전성으로 될 것이다. 강유전성 커패시터(41)의 전이 동안의 전위는 후술하는 설명에서 "셸프 전압(shelf voltage)" Vs라 지칭될 것이다. 노드(49), 또는 스위치의 다른 형태에 기초하는 자율적 메모리 회로에서의 유사한 노드에서의 특정의 전위 형태는 일반적으로 특정의 스위치 구현예, 그리고 만일 존재한다면, 스위치, 강유전성 커패시터, 및 감지 요소 간의 관계에 의존할 것이다.
도 3, 및 특히 도트 표시된 곡선을 다시 참조하면, 도 3에 도시된 전력 레일 및 노드(49) 상의 전위는 강유전성 자율적 메모리 회로(40)가 업 상태에서 강유전성 커패시터(41)로 파워 업 될 때의 시간의 함수로서 도시되어 있다. 강유전성 커패시터(41)는 파워 업 동안 스위칭하지 않으므로, NPN 트랜지스터(46)의 제어 입력으로 적은 전류가 흐르고 NPN 트랜지스터(46)는 절대 도통하지 않는다. 노드(49) 상의 전위는 전력 라인(45) 상의 전압으로 즉시 상승한다.
자율적 메모리 회로가 초기에 다운 상태에서 분극되고 그 다음에 전력 레일에 전력이 인가되고 노드(49)가 셸프 전압에 여전히 있는 동안, 즉, 강유전성 커패시터(41)가 분극을 완전히 플립하기 이전에 전력이 차단되는 경우를 고려한다. 추후에 전력이 다시 턴 온 되면, 강유전성 커패시터(41)의 분극을 플립하는 프로세스는 전력이 차단되었을 때 중단되었던 지점에서 재개될 것이다. 전력이 계속해서 인가된 경우에는, 전력 레일의 총 시간과 셸프 전압이 종료되는 시간이 동일해질 때까지 프로세스가 반복될 수 있다.
이제 도 4를 참조하면, 전력 라인(45)이 반복적으로 펄싱될 때 노드(49) 상의 전위를 도시한다. 강유전성 커패시터(41)가 프로세스의 시작 시에 다운 상태에서 완전히 분극된다고 가정한다. 후술하는 설명을 간략히 하기 위해, 회로가 선형 카운팅 이외의 목적을 위해 다른 진폭의 펄스 및 펄스 폭으로 동작될 수 있지만, 전력 라인(45) 상의 펄스는 모두 동일한 지속기간 및 진폭을 갖는 것으로 가정될 것이다. 셸프 전압보다 DT만큼 높은 전위에서 각각의 펄스의 지속기간을 표시한다. 초기에, 강유전성 커패시터(41)가 다운 상태에서 분극되므로, 노드(49)에서의 전위는 전력 라인(45) 상의 각각의 펄스에 응답하여 Vs로 상승한다. 예시적인 초기 펄스는 (51 및 52)로 표시된다. 노드(49)에서의 대응하는 펄스는 (61 및 62)로 각각 표시된다. DT의 합산이 도 3에 도시된 t2-t1과 같을 때, 강유전성 커패시터(41)는 완전하게 플립된 분극 상태를 가질 것이다. 그러므로, 다음 펄스는 (63)에서 도시된 바와 같이 Vp로 상승하는 노드(49)에서 전위를 생성할 것이다. 전력 라인(45) 상의 연속적인 펄스는 Vs 대신에 Vp의 진폭을 갖는 노드(49) 상의 펄스를 마찬가지로 생성할 것이다. 다음 펄스에 대한 응답이 Vs 대신에 Vp에서 응답을 제공하도록 분극을 플립하는 데 요구된 펄스의 수는 후술하는 설명에서 포화 펄스 카운트라 지칭될 것이다. 포화 펄스 카운트는 노드(49) 상의 전압을 모니터링함으로써 검출될 수 있고, 포화 펄스 카운트는 카운트 완료 임계치라 지칭될 임계값보다 높은 전압으로 표시된다.
도 2a를 다시 참조한다. 강유전성 커패시터(41)가 초기에 RESET 라인 상의 리셋 펄스에 의해 다운 방향으로 분극되고 그 다음에 펄스 소스(75)로부터 미지의 수의 펄스에 영향을 받으며, 그 수는 포화 카운트보다 적다고 가정한다. 저장된 실제의 카운트 수는 전력 라인(45)을 Vp에 접속하고 검출기(76)에 의해 측정되는 바와 같이 노드(49)가 Vp로 상승하는 데에 요구되는 시간을 측정함으로써 결정될 수 있다. 이와 같은 시간은 포화 펄스 카운트로부터 이미 수신된 펄스의 수를 뺀 것과 관련된다. 유사하게, 전류 카운트는 전력 라인(45)을 펄싱하고 셸프 전압보다 실질적으로 높은 전압에 응답하는 노드(49)를 생성하는 펄스의 수를 카운팅함으로써 결정될 수 있다. 이와 같은 카운트와 포화 카운트 간의 차이가 카운터에 저장된 카운트를 결정하도록 사용될 수 있다.
강유전성 자율적 메모리(40)는 사전결정된 수의 펄스가, Vs보다 큰 출력 신호를 검출기(76)에 대해 생성하도록 사전 프로그램될 수 있다. 본 발명의 이와 같은 양태에서, 강유전성 커패시터(41)는 리셋 펄스에 의해 다운 방향으로 분극되고 그 다음에 복수의 펄스가 강유전성 자율적 메모리(40)에 추가된다. 이와 같은 경우에, 초기에 추가되는 수는 불확실한 사전결정된 수보다 적은 포화 펄스 카운트이다.
검출기(76)가 실제의 카운팅 동안 포화 펄스 카운트의 취득을 검출하도록 사용되는 모드에서, 검출기(76)는 전원을 가질 필요가 있다. 카운트 신호가 활성인 시간 동안, 검출기(76)는 카운트 펄스 소스로부터 전력 공급될 수 있다. 이하에서 보다 상세하게 설명되는 바와 같이, 펄스 소스로부터의 전력의 일부는 카운트가 업데이트된 이후에 짧은 시간 기간 동안 카운터에 전력을 공급하도록 저장될 수 있다. 이와 같은 경우에, 검출기는 펄스가 종료된 이후에 포화 카운트에 도달함을 표시하는 신호를 반환할 수 있다.
이제 도 5a 및 도 5b를 참조하면, 본 발명에 따른 검출기의 구현예를 도시한다. 도 5a는 검출기(50)의 개략적인 도면이고, 도 5b는 검출기(50)와 같은 검출기의 기호적 표현이다. 그러나, 검출기의 기호적 표현은 도 5a에 도시된 특정의 회로로 제한되지 않는다는 것이 이해될 것이다. 본 발명의 일 양태에서, 검출기(50)는 카운트 신호로부터 직접 전력 공급된다. 그러나, 이하 보다 상세하게 설명되는 바와 같이, 검출기(50)는 카운트 신호가 생성될 때 이용 가능한 임의의 소스로부터 전력 공급될 수 있다. 자율적 메모리 셀 출력으로부터의 전위가 제너 다이오드(57)의 제너 전압을 초과할 때, 전류는 저항(58)을 통해 흐르고, 출력 신호를 생성하는 전압을 발생시킨다. 입력에서의 전위가 제너 전압보다 낮으면, 어떠한 출력 신호도 생성되지 않는다. 카운트 신호가 존재하는 한 출력 신호는 이용 가능하다.
본 발명에 따른 카운터의 상술한 구현예는 단일 카운팅 스테이지를 갖는다. 일부 애플리케이션은 단일 자율적 메모리 회로의 포화 펄스 카운트보다 많은 카운트 성능을 필요로 한다. 멀티 "디지트(digit)" 카운터가 복수의 자율적 메모리 회로로 구성되는 방식은 멀티 스테이지 카운터의 첫 번째의 2 스테이지를 도시하는 도 6을 참조하여 보다 상세하게 기술될 것이다. 멀티 스테이지 카운터(80)는 펄스 소스(90)로부터의 펄스를 카운팅한다. 펄스 소스(90)로부터의 펄스 신호가 존재하는 기간 동안 펄스 소스(90)는 멀티 스테이지 카운터(80)에 전력을 공급하기 위해 충분한 전력을 갖는다고 가정한다. 카운팅 동작을 완료하는 데 요구된 시간이 펄스 신호의 지속기간보다 길면, 전력 저장 장치(83)는 펄스 신호를 확장하도록 이용될 수 있다. 예를 들어, 전력 저장 장치(83)는 카운팅 동작 동안 다양한 컴포넌트에 전력을 제공하기 위해 충분한 전력을 저장하는 커패시터를 포함할 수 있다.
후술하는 설명을 간략히 하기 위해, 멀티 스테이지 카운터(80)의 단지 첫 번째의 2 스테이지가 도시되어 있다. 최소 유효 "디지트"는 스테이지(81)에서 카운팅된다. 카운트 완료 신호가 임계 검출기(85)에 의해 발생될 때, 스테이지(81)로부터 오버플로우 신호를 카운팅하는 스테이지(82)로 오버플로우 신호가 전송된다. 오버플로우 신호는 지연 회로(87)에 의해 발생되는 지연 이후에 스테이지(81)에서 자율적 메모리 회로(86)를 리셋하도록 사용된다. 지연 회로(87)는 스테이지(81)의 출력이 스테이지(82)에서 카운트를 트리거링하기 이전에 레이스 조건이 자율적 메모리 회로(86)로 하여금 리셋하지 못하게 하도록 충분한 지연을 제공해야 한다. 도면을 간략히 하기 위해, 지연 회로에 대한 전력 접속이 도면에서 생략되었다. 일반적으로, 지연 회로는 단지 전류 카운트와 연관된 스테이지 업데이트를 완료하도록 요구된 시간 동안 활성화될 필요가 있다. 그러므로, 전력이 요구되면, 전력은 전력 저장 장치(83)에 의해 공급될 수 있다.
자율적 메모리 회로는 본질적으로 카운트 펄스를 통합하므로, 원샷(one shot)(88)과 같은 펄스 형성 회로가 스테이지에 포함될 수 있다. 원샷은 카운팅되는 각각의 펄스가 동일한 형상을 갖고, 이로써 각각의 펄스가 강유전성 커패시터에 동일한 전하의 양을 기여한다는 것을 보장한다. 또한, 원샷이 원샷에 대한 입력 신호의 상승 에지를 트리거링하는 경우, 카운팅 동작을 완료하도록 요구된 시간이 감소될 수 있다.
다수의 경우에서, 카운팅하도록 요구된 최소 길이 펄스는 펄스 소스로부터의 펄스의 지속기간보다 상당히 짧다. 전력 저장 메커니즘은 카운터의 모든 스테이지를 통해 카운트 완료 신호가 전파되도록 충분히 긴 시간 기간 동안 전력을 제공해야 한다. 실제로 카운팅되는 펄스에 대한 펄스 길이를 단축함으로써, 전력 저장 장치(83)가 전력을 유지해야 하는 시간의 양이 상당히 감소될 수 있다.
도 6에 도시된 예는 단지 2개의 스테이지를 도시하지만, 더 많은 수의 스테이지를 갖는 카운터가 유사한 방식으로 구성될 수 있음이 이해될 것이다. 이와 같은 멀티 스테이지 카운터에서, 스테이지 K로부터의 카운트 완료 신호가 스테이지 K+1에서 카운팅된다. 스테이지가 그 포화 펄스 카운트에 도달할 때마다, 해당 스테이지에 대한 카운트 완료 신호는 카운트 완료 신호가 발생되는 분극 상태의 방향과 반대의 방향으로 강유전성 커패시터를 완전하게 분극된 상태로 복귀시킴으로써 해당 스테이지를 리셋하도록 또한 사용된다.
멀티 스테이지 카운터는, 원리적으로, 최종 스테이지가 카운트 완료 신호를 발생할 때까지 펄스를 추가함으로써 또한 리드아웃될 수 있다. 그 다음에 추가되어야 하는 펄스의 수 및 카운터의 알려진 용량은 리드아웃 프로세스의 시작 시에 카운터에 실제로 있던 카운트를 결정하도록 사용될 수 있다. 그러나, 많은 수의 스테이지를 갖는 카운터의 경우, 리드아웃 시간이 과도할 수 있다. 본 발명의 일 양태에서, 카운터의 각각의 스테이지는 해당 스테이지의 각각의 측면 상에서 스테이지들로부터 해당 스테이지를 분리하고 카운트 완료 신호를 각각의 스테이지로부터 컨트롤러로 라우팅함으로써 카운터 각각의 스테이지가 병렬로 리드아웃된다. 그 다음에 분리된 스테이지가 병렬로 펄싱되고 카운트 완료 신호가 해당 스테이지에서 발생되게 하는 데 필요한 펄스의 수가 결정된다.
이제 도 7을 참조하면, 이와 같은 병렬 리드아웃 방법을 사용하는 멀티 스테이지 카운터(100)의 일 구현예를 도시한다. 또한, 도면을 간략히 하도록 멀티 스테이지 카운터(100)의 첫 번째의 2 스테이지만이 도시되어 있다. 최소 유효 카운트 스테이지는(101)로 도시되어 있고 다음의 최대 유효 스테이지는 (102)로 도시되어 있다. 멀티 스테이지 카운터(100)는 정상적인 카운팅 동안 개방되는 스위치(103)를 포함한다. 이와 같은 스위치는 최소 유효 카운트 스테이지에서 펄스 입력을 원샷으로 제한한다. 리드아웃 동안, 스위치(103)가 폐쇄된다. 따라서, 펄스 발생기(111)로부터의 펄스는 스테이지의 각각에서 원샷으로 라우팅된다. 최종 스테이지의 예외를 갖는 스테이지의 각각은 분리 스위치(104)와 같은 분리 스위치를 포함한다. 분리 스위치는 불확실한 스테이지로부터의 카운트 완료 신호가 다음 스테이지로 입력되지 못하도록 차단한다. 분리 스위치(104)는 리드아웃 동작 동안 또한 개방된다.
멀티 스테이지 카운터(100)는 카운트 완료 신호를 외부적으로 이용 가능한 컨덕터로 또한 라우팅한다. 스테이지(101 및 102)에 대한 외부 컨덕터는 (101a 및 102a)로 각각 도시되어 있다. 멀티 스테이지 카운터(100) 내의 카운트는 리드아웃 펄스를 스테이지에 제공하는 펄스 발생기(111) 및 전원(112)을 포함하는 컨트롤러(110)의 도움으로 결정된다. 전원(112)은 전력 저장 컴포넌트가 리드아웃 동안 멀티 스테이지 카운터(100)에 또한 전력을 공급할 수 있다는 점에서 선택적이라는 것에 주목해야 한다. 컨트롤러(110)는 각각의 스테이지로부터의 카운트 완료 신호 라인을 모니터링하고 카운트 완료 신호가 각각의 스테이지에 의해 발생되게 되는 펄스의 수를 기록한다.
상술한 시스템은 다양한 스테이지가 펄싱되고 각각의 스테이지를 리드아웃하는 데 필요한 펄스의 수가 결정되는 리드아웃 메커니즘을 이용한다. 앞에서 언급된 바와 같이, 카운터 스테이지는 해당 스테이지의 카운트 입력에 긴 DC 신호를 인가하고, 해당 신호의 시작과, 해당 스테이지로부터의 카운트 완료 신호가 관측되는 시간 사이의 시간을 측정함으로써 리드아웃될 수 있다. 이제 도 8을 참조하면, 긴 리드아웃 펄스가 해당 스테이지의 카운트 입력에 인가된 이후에 각각의 스테이지가 카운트 완료 신호를 생성하는데 걸리는 시간을 측정함으로써 카운터가 리드아웃되는 시스템을 도시한다. 카운터(200)는 멀티 스테이지 카운터(100)와 관련하여 상술한 요소와 유사한 복수의 요소를 포함한다. 이들 요소는 카운터(100) 내의 유사한 요소와 동일한 참조 부호가 부여되어 있으며 여기서 상세하게 기술되지 않을 것이다. 카운터(200)는 스테이지(201 및 202)와 같은 복수의 카운트 스테이지를 갖는다. 카운터(200)는 개별적인 리드아웃 포트(221)가 각각의 자율적 메모리 셀의 카운트 입력을 외부 리드아웃 컨트롤러(210)에 결합한다는 점에서 카운터(100)와 상이하다. 신호 발생기(211)는 리드아웃 포트(221)에 인가되는 연속적인 리드아웃 펄스를 발생시킨다. 카운터(200)의 각각의 카운트 스테이지는 분리 스위치(104)와 같은 스위치에 의해 다른 스테이지와 분리되어 있다. 외부 리드아웃 컨트롤러(210)는 포트(101a, 102a, …)를 통해 각각의 카운트 스테이지에서 발생된 카운트 완료 신호에 액세스한다. 컨트롤러는 리드아웃 펄스의 시작으로부터 카운트 완료 신호가 각각의 이들 포트 상에서 검출되는 시간까지의 시간을 측정한다.
도 2a를 또한 참조한다. 하나의 스테이지 카운터에 저장될 수 있는 최대 카운트는 강유전성 커패시터의 분극을 플립하도록 요구된 총 전하에 대한 각각의 펄스 동안 강유전성 커패시터로 전달된 전하의 비에 의존한다. 강유전성 커패시터는 완전하게 아래로 분극되는 구성에서 시작한다고 가정한다. 카운트 라인 상의 각각의 양의 펄스는 강유전성 커패시터가 업 방향으로 완전하게 분극되는 상태를 향해 분극을 이동시킨다. 강유전성 커패시터가 완전하게 분극된 상태에 도달할 때, 카운터가 포화되고 노드(49)에서의 전압이 펄스의 전압으로 상승한다.
카운트를 극대화하기 위해, 펄스에 의해 전달된 전하에 대한 커패시터의 분극을 플립하도록 요구된 전하의 비가 극대화되어야 한다. 원리적으로, 도전성 부하로서 큰 저항을 이용하면 적은 전하가 강유전성 커패시터에 전달되게 된다. 그러나, 노이즈에 의해 설정되는 최소 크기의 펄스 전하에 대한 한계가 존재한다. 노이즈를 감소시키기 위해, 도전성 부하, 즉, 저항(44)을 가능한 한 적게 갖는 것이 유리하다. 그러나, 전하의 일부가 강유전성 커패시터 근처에서 션트되지 않는다면 작은 도전성 부하는 노드(49)에 더 많은 전하가 전달되게 한다. 따라서, 더 큰 카운트를 제공하기 위해, 강유전성 커패시터의 크기가 증가되어야 하며 그리고/또는 트랜지스터(46)에 의해 강유전성 커패시터 근처에서 션트되는 전하의 일부가 증가되어야 한다. 강유전성 커패시터 근처에서 션트되는 전하의 일부는 트랜지스터(46)의 베타(beta)에 의존한다. 따라서, 최대 카운트는 트랜지스터(46)의 베타를 증가시킴으로써 또한 증가될 수 있다.
본 발명이 의존하는 셸프 전압은 강유전성 커패시터 및 도전성 부하의 함수라는 것에 주목해야 한다. 스위치가 도전성 부하와 직렬 접속된 강유전성 커패시터를 남긴 채로 제거되면, 상술한 것과 유사한 셸프 전압 효과는 강유전성 커패시터가 하나의 분극 상태에서 시작되고 펄스가 다른 분극 상태를 향해 강유전성 커패시터를 이동시키는 경우에 관측될 것이다. 그러나, 펄스에 의해 발생된 모든 전하가 강유전성 커패시터로 진입함에 따라 큰 도전성 부하가 요구될 것이다. 앞에서 언급된 바와 같이, 스위치는 강유전성 커패시터 근처의 전류의 일부를 션트하는 메커니즘을 제공한다. 또한, 스위치는 카운트 펄스와 동일한 극성을 갖는 펄스를 스위치의 제어 입력에 입력하는 동시에 접지에 접속된 카운트 라인을 유지함으로써 강유전성 커패시터가 다운 상태로 재차 리셋되게 한다. 따라서, 도 2a에 도시된 구성은 단일 트랜지스터가 이들 함수 모두를 제공한다는 점에서 특히 유리하다.
본 발명의 상술한 구현예는 본 발명의 다양한 양태를 예시하도록 제공되었다. 그러나, 상이한 특정의 구현예로 도시되어 있는 본 발명의 상이한 양태는 본 발명의 다른 구현예를 제공하도록 결합될 수 있음이 이해될 것이다. 또한, 본 발명에 대한 다양한 변경예는 전술한 설명 및 첨부 도면으로부터 명백해질 것이다. 따라서, 본 발명은 후술하는 청구범위의 범위에 의해서만 제한될 것이다.

Claims (22)

  1. 제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터와,
    제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖는 가변 임피던스 요소 - 상기 강유전성 커패시터가 상기 제어 단자와 상기 제1 스위치 단자 사이에 접속됨 - 와,
    리셋 신호를 상기 제어 단자에 접속하도록 구성되는 리셋 포트 - 상기 리셋 신호는 상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 함 - 와,
    카운팅될 펄스를 수신하도록 구성되는 카운트 포트 - 상기 카운트 포트는 도전성 부하에 의해 상기 제1 스위치 단자에 접속됨 - 와,
    상기 제1 스위치 단자 상의 전위가 임계값을 초과하면서 상기 카운트 포트가 상기 펄스 중 하나를 수신하면 카운트 완료 신호를 생성하는 검출기를 포함하는 제1 카운트 스테이지 및
    사전 결정된 시간 지연 이후에 상기 카운트 완료 신호를 상기 리셋 포트에 결합하는 지연 회로를 더 포함하는
    장치.
  2. 제1항에 있어서, 상기 검출기는 카운팅될 상기 수신된 펄스에 의해 전력 공급되는 장치.
  3. 제1항에 있어서, 상기 카운트 포트는 상기 수신된 펄스의 각각으로부터 사전결정된 펄스를 생성하는 회로를 포함하고, 상기 사전결정된 펄스는 상기 도전성 부하에 결합되는 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 장치는 제2 카운트 스테이지를 더 포함하며,
    상기 제2 카운트 스테이지는,
    제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터와,
    제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖는 가변 임피던스 요소 - 상기 강유전성 커패시터가 상기 제어 단자와 상기 제1 스위치 단자 사이에 접속됨 - 와,
    리셋 신호를 상기 제어 단자에 접속하도록 구성되는 리셋 포트 - 상기 리셋 신호는 상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 함 - 와,
    카운팅될 펄스를 수신하도록 구성되는 카운트 포트 - 상기 카운트 포트는 도전성 부하에 의해 상기 제1 스위치 단자에 접속됨 - 와,
    상기 제1 스위치 단자 상의 전위가 임계값을 초과하면서 상기 카운트 포트가 상기 펄스 중 하나를 수신하면 카운트 완료 신호를 생성하는 검출기를 포함하며,
    상기 제1 카운트 스테이지의 상기 카운트 완료 신호가 상기 제2 카운트 스테이지의 상기 카운트 포트에 결합되는 장치.
  6. 제5항에 있어서, 상기 제2 카운트 스테이지의 상기 카운트 포트로부터 상기 제1 카운트 스테이지의 상기 카운트 완료 신호를 분리하는 분리 스위치를 더 포함하는 장치.
  7. 제5항에 있어서, 상기 제1 카운트 스테이지의 상기 카운트 포트를 상기 제2 카운트 스테이지의 상기 카운트 포트에 접속하는 병렬 접속 스위치를 더 포함하는 장치.
  8. 제5항에 있어서, 상기 제1 및 제2 카운트 스테이지 각각의 검출기에서 생성되는 카운트 완료 신호를 출력하는 제1 및 제2 카운트 완료 단자를 더 포함하며, 상기 제1 및 제2 카운트 완료 단자는 상기 장치 외부의 장치에 의해 액세스 가능한 장치.
  9. 방법으로서,
    제1 카운트 스테이지를 제공하는 단계 - 상기 제1 카운트 스테이지는, 제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터와, 제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖는 가변 임피던스 요소를 포함하고, 상기 강유전성 커패시터가 상기 제어 단자와 상기 제1 스위치 단자 사이에 접속됨 - 와,
    상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 하는 단계와,
    도전성 부하를 통해 카운팅될 복수의 펄스를 상기 제1 스위치 단자에 인가하는 단계와,
    상기 복수의 펄스 중 하나가 인가될 때 상기 제1 스위치 단자 상의 전위가 임계값을 초과하면 카운트 완료 신호를 생성하는 단계 및
    상기 카운트 완료 신호가 생성될 때 사전 결정된 시간 지연 이후에 상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 하는 단계;
    제2 카운트 스테이지를 제공하는 단계, - 상기 제2 카운트 스테이지는, 제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터와, 제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖는 가변 임피던스 요소를 포함하고, 상기 강유전성 커패시터가 상기 제어 단자와 상기 제1 스위치 단자 사이에 접속됨 - ;
    상기 제2 카운트 스테이지의 상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 하는 단계; 및
    상기 제1 카운트 스테이지에 의해 생성된 상기 카운트 완료 신호로부터 도출된 신호를 상기 제2 카운트 스테이지의 상기 제1 스위치 단자에 인가하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 카운트 완료 신호는 상기 복수의 펄스로부터만 전력 공급되는 회로에 의해 생성되는 방법.
  11. 제9항에 있어서, 상기 복수의 펄스의 각각은 펄스 지속기간 및 펄스 진폭을 특징으로 하고, 상기 복수의 펄스 각각의 펄스 지속기간 및 펄스 진폭이 동일한 방법.
  12. 삭제
  13. 제9항에 있어서, 상기 제1 스위치 단자가 상기 임계값을 초과하게 하도록 상기 제1 스위치 단자에 인가되어야 하는 추가의 펄스의 수를 결정함으로써 상기 강유전성 커패시터가 상기 제1 분극 상태에 있음으로 인해 상기 제1 스위치 단자에 인가된 펄스의 수를 결정하는 단계를 더 포함하는 방법.
  14. 삭제
  15. 제9항에 있어서, 상기 제2 카운트 스테이지로부터 상기 제1 카운트 스테이지를 분리하는 단계와,
    상기 제1 및 제2 카운트 스테이지 각각의 제1 스위치 단자가 상기 임계값을 초과하게 하도록 상기 제1 및 제2 카운트 스테이지의 각각의 상기 제1 스위치 단자에 인가되어야 하는 추가의 펄스의 수를 독립적으로 결정함으로써 상기 제1 및 제2 카운트 스테이지의 각각의 상기 제1 스위치 단자에 인가된 펄스의 수를 결정하는 단계를 더 포함하는 방법.
  16. 제1 카운트 스테이지를 포함하며,
    상기 제1 카운트 스테이지는,
    제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터와,
    제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖는 가변 임피던스 요소 - 상기 강유전성 커패시터가 상기 제어 단자와 상기 제1 스위치 단자 사이에 접속됨 - 와,
    리셋 신호를 상기 제어 단자에 접속하도록 구성되는 리셋 포트 - 상기 리셋 신호는 상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 함 - 와,
    카운팅될 펄스를 수신하도록 구성되는 카운트 포트 - 상기 카운트 포트는 도전성 부하에 의해 상기 제1 스위치 단자에 접속됨 - 와,
    상기 제1 스위치 단자 상의 전위가 임계값을 초과하면서 상기 카운트 포트가 상기 펄스 중 하나를 수신하면 카운트 완료 신호를 생성하는 검출기를 포함하고,
    리드아웃 회로를 포함하며,
    상기 리드아웃 회로는,
    리드아웃 신호를 상기 카운트 포트에 결합하는 리드아웃 발생기와,
    상기 검출기가 상기 카운트 완료 신호를 생성하게 하는 데 요구된 펄스의 수를 결정하는 컨트롤러를 포함하는 시스템.
  17. 제16항에 있어서, 상기 리드아웃 신호는 일련의 리드아웃 펄스를 포함하는 시스템.
  18. 제16항에 있어서, 상기 리드아웃 신호는 제1 시간에서 인가되는 DC 신호를 포함하고 상기 컨트롤러는 상기 카운트 완료 신호가 상기 제1 시간에 대해 생성되는 시간을 측정하는 시스템.
  19. 제16항에 있어서, 상기 리드아웃 회로는 상기 제1 카운트 스테이지와는 별개의 분리 가능한 컴포넌트인 시스템.
  20. 제16항에 있어서,
    제2 카운트 스테이지를 더 포함하며,
    상기 제2 카운트 스테이지는,
    제1 및 제2 분극 상태를 특징으로 하는 강유전성 커패시터와,
    제어 단자 상의 신호에 의해 결정되는 제1 스위치 단자와 제2 스위치 단자 사이의 임피던스를 갖는 가변 임피던스 요소 - 상기 강유전성 커패시터가 상기 제어 단자와 상기 제1 스위치 단자 사이에 접속됨 - 와,
    리셋 신호를 상기 제어 단자에 접속하도록 구성되는 리셋 포트 - 상기 리셋 신호는 상기 강유전성 커패시터가 상기 제1 분극 상태에서 분극되게 함 - 와,
    카운팅될 펄스를 수신하도록 구성되는 카운트 포트 - 상기 카운트 포트는 도전성 부하에 의해 상기 제1 스위치 단자에 접속됨 - 와,
    상기 제1 스위치 단자 상의 전위가 임계값을 초과하면서 상기 카운트 포트가 상기 펄스 중 하나를 수신하면 카운트 완료 신호를 생성하는 검출기를 포함하고,
    상기 제1 카운트 스테이지의 상기 카운트 완료 신호가 상기 제2 카운트 스테이지의 상기 카운트 포트에 결합되는 시스템.
  21. 제20항에 있어서, 상기 제1 카운트 스테이지의 상기 카운트 완료 신호가 상기 제2 카운트 스테이지의 상기 카운트 포트에 결합되지 못하도록 차단하는 분리 스위치를 더 포함하는 시스템.
  22. 제21항에 있어서, 상기 리드아웃 회로는 상기 리드아웃 신호를 상기 제2 카운트 스테이지에 결합하고 상기 제2 카운트 스테이지에 의해 생성된 상기 카운트 완료 신호를 검출하는 시스템.
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WO (1) WO2015112609A1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040162725A1 (en) 2002-07-22 2004-08-19 Matsushita Electric Industrial Co., Ltd. Stochastic processor, driving method thereof, and recognition process device using the same
US20100309710A1 (en) 2009-06-08 2010-12-09 Evans Jr Joseph Tate Variable Impedance Circuit Controlled by a Ferroelectric Capacitor
US20120134196A1 (en) * 2010-11-30 2012-05-31 Evans Jr Joseph T Analog memories utilizing ferroelectric capacitors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2561750B2 (ja) * 1990-10-30 1996-12-11 三菱電機株式会社 パルス発生回路
US5539279A (en) * 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JP2004304381A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd カウンタ装置およびカウント方法
WO2004107350A1 (ja) * 2003-05-27 2004-12-09 Fujitsu Limited 強誘電体メモリ
JP2005044412A (ja) * 2003-07-24 2005-02-17 Seiko Epson Corp 不揮発性記憶装置およびこれを用いた電子機器。
US7116572B2 (en) * 2004-11-09 2006-10-03 Ramtron International Corporation Circuit for generating a centered reference voltage for a 1T/1C ferroelectric memory
CN101777139B (zh) * 2009-12-30 2013-07-17 宁波大学 一种基于神经mos管的多值计数器单元及多位多值计数器
US8824186B2 (en) * 2010-06-09 2014-09-02 Radiant Technologies, Inc. Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption
JP5646743B2 (ja) * 2010-06-11 2014-12-24 レイディアント テクノロジーズ，インコーポレイテッドＲａｄｉａｎｔｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ． 強誘電体キャパシタによって制御される可変インピーダンス回路
KR101153813B1 (ko) * 2010-09-30 2012-06-13 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040162725A1 (en) 2002-07-22 2004-08-19 Matsushita Electric Industrial Co., Ltd. Stochastic processor, driving method thereof, and recognition process device using the same
US20100309710A1 (en) 2009-06-08 2010-12-09 Evans Jr Joseph Tate Variable Impedance Circuit Controlled by a Ferroelectric Capacitor
US20120134196A1 (en) * 2010-11-30 2012-05-31 Evans Jr Joseph T Analog memories utilizing ferroelectric capacitors

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