KR101915853B1 - 논리소자를 이용한 고속 핵폭발 검출 장치 및 그 방법 - Google Patents

Abstract

본 발명은 논리소자를 이용한 고속 핵폭발 검출 장치 및 그 방법에 관한 것으로, 본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 장치는, 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환한 신호를 출력하기 위한 센서부; 상기 센서부로부터 출력된 신호의 전압과 문턱 전압을 비교함에 따라 논리소자의 스위칭을 통해 검출신호의 상태를 변경하여 출력하고, 상기 검출신호의 피드백에 따라 상기 검출신호의 상태를 복구하기 위한 타이머부; 및 상기 타이머부에 대한 상기 검출신호의 피드백 루프를 형성하기 위한 피드백부;를 포함한다.

Description

논리소자를 이용한 고속 핵폭발 검출 장치 및 그 방법{APPARATUS AND METHOD FOR HIGH SPEED NUCLEAR EVENT DETECTION USING LOGIC ELEMENT}

본 발명은 논리소자를 이용한 고속 핵폭발 검출 장치 및 그 방법에 관한 것으로, 구체적으로는 CMOS 논리소자(즉, NOR 게이트, 인버터 게이트 등) 기반으로 선형 영역에서 스위칭 동작을 수행하여 고속으로 검출신호를 출력함으로써 펄스 방사선 피해를 최소화하기 위한, 논리소자를 이용한 고속 핵폭발 검출 장치 및 그 방법에 관한 것이다.

핵 폭발시 발생하는 초기 핵방사선이 전자소자(예, CMOS 소자)에 입사되면, 전자소자에서는 강한 에너지로 인해 원자 내의 전자가 분리되어 대량의 전자/정공 쌍(electron/hole pair)이 생성되고 인가된 바이어스에 의해 내부에서 원치 않는 전류의 흐름이 발생한다. 이 경우에는 실리콘 산화막 표면에 정공들이 트랩핑되고, 트랩핑된 정공들은 누설 전류 경로를 형성하여 전자소자에서 누설 전류가 발생하게 한다. 이러한 전자소자는 내부 데이터 값이 변하는 업셋(upset) 현상으로 오류가 발생되거나, 기생 사이리스터(thyristor)가 동작하는 래치-업(latch-up) 현상으로 소자가 손상될 수 있다.

이로 인해, 핵 폭발시 발생하는 핵방사선으로 인한 전자소자의 오동작을 방지하고 전자소자가 손상되는 것을 방지하기 위해서는, 핵방사선을 검출하여 검출신호를 출력할 수 있는 회로가 필요하다.

이와 같이 핵방사선을 검출하여 검출신호를 출력할 수 있는 회로를 '핵폭발 검출기'(Nuclear Event Detector: NED)라 하며, 센서와 신호처리 회로가 결합되어 있다.

핵폭발 검출기는 핵 폭발시 발생하는 펄스 방사선을 실리콘 센서로 탐지하여 전압으로 변환 후 전압값이 기준치 이상을 넘어서면 신속하게 검출기의 검출신호를 발생하는 소자이며, 이 검출신호를 이용하여 업셋 또는 래치-업 손상이 발생하기 전에 전자소자의 전원을 차단함으로서 전자소자의 방호를 가능케 한다.

종래에는 센서부를 통해 펄스 방사선의 입사로 인해 발생되는 전류를 전압으로 변환한 후, 증폭부를 통해 신호를 증폭한 다음 펄스 폭을 조절할 수 있는 펄스 타이머를 거쳐 검출신호를 발생시킨다. 즉, 종래에는 센서부의 입력부터 펄스 타이머의 출력까지 상당한 지연시간이 발생한다.

따라서, 종래에는 고속으로 검출신호를 출력하고, 펄스 폭을 정밀하게 가변하여 펄스 방사선으로부터의 피해를 최소화하는 기술이 제안될 필요성이 있다.

본 발명의 목적은 CMOS 논리소자(즉, NOR 게이트, 인버터 게이트 등) 기반으로 선형 영역에서 스위칭 동작을 수행하여 고속으로 검출신호를 출력함으로써 펄스 방사선 피해를 최소화하기 위한, 논리소자를 이용한 고속 핵폭발 검출 장치 및 그 방법을 제공하는데 있다.

또한, 본 발명의 목적은 기존 BJT 기반의 핵폭발 검출기가 갖는 집적화와 소형화의 한계점을 극복하기 위하여 CMOS 기반의 논리소자 NOR와 인버터만을 이용함으로써, 집적화와 소형화가 용이하여 회로 면적을 효율적으로 구성하는데 있다.

또한, 본 발명의 목적은 검출신호 발생 시 주요 전자소자의 전원을 차단함으로 업셋, 래치-업 현상을 사전에 방지하여 긴급한 상황에서도 주요 전자소자들이 안전하게 동작하는데 있다.

본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 장치는, 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환한 신호를 출력하기 위한 센서부; 상기 센서부로부터 출력된 신호의 전압과 문턱 전압을 비교함에 따라 논리소자의 스위칭을 통해 검출신호의 상태를 변경하여 출력하고, 상기 검출신호의 피드백에 따라 상기 검출신호의 상태를 복구하기 위한 타이머부; 및 상기 타이머부에 대한 상기 검출신호의 피드백 루프를 형성하기 위한 피드백부;를 포함하고, 상기 타이머부는, 상기 센서부로부터 출력된 신호와 상기 피드백부로부터 출력된 신호를 입력받아 NMOS 및 PMOS 스위칭 네트워크 각각의 스위칭을 통해 상기 검출신호의 상태를 변경하여 출력하는 NOR 게이트;를 포함한다.

상기 센서부는, 포토 다이오드를 이용하여 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환하는 것을 특징으로 한다.

상기 센서부는, 문턱 전압 레벨을 조정하기 위한 커패시터와 저항을 포함하는 것을 특징으로 한다.

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상기 NOR 게이트는, 상기 NMOS 및 PMOS 스위칭 네트워크 각각의 스위칭을 통해 상기 검출신호의 상태를 로우 상태로 변경하여 출력한다.

상기 NOR 게이트는, 일정시간이 경과한 후, 상기 검출신호의 피드백에 따라 상기 검출신호의 상태를 하이 상태로 복구하여 출력한다.

상기 NOR 게이트의 NMOS 스위칭 네트워크는, 제1 및 제2 NMOS를 포함하며, 상기 검출신호의 동작속도는 상기 제1 및 제2 NMOS의 W/L 비율(여기서, W는 게이트 폭, L은 게이트 길이)에 따라 변경되는 것을 특징으로 한다.

상기 타이머부는, 상기 NOR 게이트의 출력단에 짝수 개의 인버터 게이트를 연속적으로 연결하여 인버터 버퍼 구조를 형성하는 버퍼 게이트;를 더 포함하고, 상기 인버터 게이트 각각은, 하나의 PMOS와 하나의 NMOS를 서로 직렬로 연결하여 구성하는 것일 수 있다.

상기 타이머부는, 상기 버퍼 게이트의 출력단 이후에, 상기 검출신호의 검출시간 조절을 위한 고정 커패시터와 가변 저항을 포함한다.

상기 피드백부는, 인버터 게이트를 포함한다.

본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 방법은, 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환한 신호를 출력하는 단계; 상기 출력된 신호의 전압과 문턱 전압을 비교함에 따라 논리소자의 스위칭을 통해 검출신호의 상태를 변환하여 출력하는 단계; 및 일정시간이 경과한 후, 상기 검출신호의 피드백에 따라 상기 논리소자의 스위칭을 통해 상기 검출신호의 상태를 복구하여 출력하는 단계;를 포함하고, 상기 검출신호의 상태를 변환하여 출력하는 단계는, 상기 광전류를 전압으로 변환해 출력된 신호와 상기 검출신호의 피드백 루프를 통해 출력된 신호를 입력받아 NMOS 및 PMOS 스위칭 네트워크 각각의 스위칭을 통해 상기 검출신호의 상태를 변경하여 출력하는 NOR 게이트를 이용하는 것일 수 있다.

상기 검출신호 상태 변환 단계는, 상기 출력된 신호의 전압이 문턱 전압을 초과하면, 상기 검출신호를 로우 상태로 변환하여 출력한다.

상기 검출신호 상태 복구 단계는, 일정시간이 경과한 후, 상기 검출신호를 하이 상태로 복구하여 출력한다.

본 발명은 CMOS 논리소자(즉, NOR 게이트, 인버터 게이트 등) 기반으로 선형 영역에서 스위칭 동작을 수행하여 고속으로 검출신호를 출력함으로써 펄스 방사선 피해를 최소화할 수 있다.

또한, 본 발명은 장시간의 지연시간을 감소하기 위해 타이머 회로를 거쳐 검출신호를 발생하던 방식을 개선하고, 아날로그 방식의 신호처리를 CMOS 논리소자를 활용하여 디지털 방식으로 변환함으로써 고속으로 검출신호를 출력할 수 있다.

나아가, 본 발명은 기존 BJT 기반의 핵폭발 검출기가 갖는 집적화와 소형화의 한계점을 극복하기 위하여 CMOS 기반의 논리소자 NOR와 인버터만을 이용함으로써, 집적화와 소형화가 용이하여 회로 면적을 효율적으로 구성할 수 있다.

또한, 본 발명은 디지털 논리소자의 경우 CMOS가 선형(linear) 영역에서 스위칭 동작을 하기 때문에 저항에 의한 전류제한과 지연시간을 줄일 수 있고 소비 전력을 줄일 수 있는 효과가 있다.

또한, 본 발명은 초기 핵 방사선을 감지하여 고속으로 검출신호를 출력하는 회로로 소형화, 집적화가 가능하기 때문에 다양한 전자장비에 적용할 수 있다.

또한, 본 발명은 검출 신호 발생 시 주요 전자소자의 전원을 차단함으로 업셋, 래치-업 현상을 사전에 방지하여 긴급한 상황에서도 주요 전자소자들이 안전하게 동작할 수 있다.

도 1은 본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 장치에 대한 도면,
도 2는 상기 도 1의 고속 핵폭발 검출 장치의 상세 회로를 나타낸 도면,
도 3은 상기 도 1의 핵폭발 검출 장치의 모의 실험 결과를 나타낸 그래프,
도 4는 핵폭발 검출 장치의 응답 지연시간 비교결과를 나타낸 그래프,
도 5는 검출시간 조절 저항 변화에 따라 검출신호의 펄스 폭 변화를 나타낸 그래프,
도 6은 본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 방법에 대한 도면이다.

본 발명을 충분히 이해하기 위해서 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상세히 설명하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공 되어지는 것이다. 따라서 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어 표현될 수 있다. 각 도면에서 동일한 부재는 동일한 참조부호로 도시한 경우가 있음을 유의하여야 한다. 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

도 1은 본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 장치에 대한 도면이고, 도 2는 상기 도 1의 고속 핵폭발 검출 장치의 상세 회로를 나타낸 도면이다.

본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 장치(이하 "핵폭발 검출 장치"라 함, 100)는, CMOS 논리소자 기반으로 선형 영역에서 스위칭 동작을 수행하여 고속으로 검출신호를 출력할 수 있을 뿐만 아니라, NOR 및 인버터 논리소자를 이용하여 집적화와 소형화가 용이하여 회로 면적 활용에 효율적이다. 또한, 핵폭발 검출 장치(100)는 논리소자가 선형 영역에서 스위칭 동작을 수행함으로써 저항에 의한 전류 제한과 지연 시간을 줄일 수 있을 뿐만 아니라, 소비전력을 줄일 수 있다.

도 1 및 도 2를 참조하면, 핵폭발 검출 장치(100)는 센서부(110), 타이머부(120), 피드백부(130)를 포함한다.

센서부(110)는 펄스 방사선의 입사에 따른 광전류를 전압으로 변환한 신호를 타이머부(120)로 전달한다. 센서부(110)는 포토 다이오드(D1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4), 제1 커패시터(C1), 제2 커패시터(C2), 제3 커패시터(C3)를 포함하며, 바이어스 전압(VB)이 인가된다. 이러한 센서부(110)는 펄스 방사선이 포토 다이오드(D1)에 입사되면 광전류가 발생하고, 발생된 광전류를 저항을 통해 전압으로 변환 후 커패시터와 저항으로 구성된 미분회로를 거쳐 타이머부(120)로 신호를 넘겨준다.

포토 다이오드(D1)는 PIN 다이오드이다. 포토 다이오드(D1)의 음극은 제2 저항(R2)을 통해 바이어스 전압(VB)에 연결되고 필터인 제1 커패시터(C1)를 통해 접지(그라운드)에 연결된다. 여기서, 포토 다이오드(D1)에는 역방향 바이어스가 인가된다. 포토 다이오드(D1)의 양극은 제3 및 제4 저항(R3, R4)이 직렬 조합으로 구성된 분압기(voltage divider)를 통해 접지에 연결된다. 여기서, 포토 다이오드(D1)에는 펄스 방사선 인가시 발생된 광전류를 제3 및 제4 저항(R3, R4)을 이용하여 전압으로 변환한다.

직렬로 연결된 제3 및 제4 저항(R3, R4)의 공통 접속에는 센서부(110)의 문턱 전압(threshold voltage) 레벨을 조정하기 위한 전기 부품으로서, 문턱 전압 커패시터(CTH)와 문턱 전압 저항(RTH)이 연결된다. 즉, 센서부(110)는 문턱 전압 커패시터(CTH)와 문턱 전압 저항(RTH) 값에 따라 문턱 전압 레벨조절이 가능하다. 문턱 전압 커패시터(CTH)와 문턱 전압 저항(RTH)은 일단이 제3 및 제4 저항(R3, R4)의 공통 접속에 연결되고, 타단이 접지에 연결된다.

제4 저항(R4)은 문턱 전압 커패시터(CTH)와 문턱 전압 저항(RTH), 제3 커패시터(C3)에 의해 분로된다. 즉, 센서부(110)의 출력신호는 커플링 커패시터인 제2 커패시터(C2)를 통해 타이머부(120)와 결합된다. 이처럼 센서부(110)의 신호는 AC 신호만을 타이머부(120)로 전달한다. 제4 저항(R4)과 제3 커패시터(C3)는 기 설정된 문턱 전압 레벨을 결정하고, 제4 저항(R4)은 바람직한 문턱 전압 레벨로 트리밍될 수 있다. 즉, 펄스 방사선에 의해 센서부(110)에 의해 동일한 광전류가 발생했다고 하더라도 문턱 전압 커패시터(CTH)와 문턱 전압 저항(RTH)을 이용하여 타이머부(120)로 전달하는 AC 신호를 감소시킬 수 있다. 이처럼 문턱 전압 저항(RTH)와 문턱 전압 커패시터(RTH)는 감지할 수 있는 전압 레벨을 조절을 위해 사용된다.

타이머부(120)는 센서부(110)로부터 신호를 전달받아 동작한다. 타이머부(120)는 NOR 게이트(NOR gate, 121), 버퍼 게이트(buffer gate, 122), 검출시간 조절 저항(RT), 검출시간 조절 커패시터(CT)를 포함한다.

먼저, NOR 게이트(121)는 PMOS 스위칭 네트워크를 형성하는 제1 및 제2 PMOS(P1, P2), NMOS 스위칭 네트워크를 형성하는 제1 및 제2 NMOS(N1, N2)의 논리소자를 통해 구성한다. PMOS 스위칭 네트워크와 NMOS 스위칭 네트워크는 서로 직렬로 연결된다. 제1 및 제2 PMOS(P1, P2)는 서로 직렬로 연결되고, 제1 및 제2 NMOS(N1, N2)는 서로 병렬로 연결된다. 제1 PMOS(P1)의 소스(source)에는 VH 전압이 인가되고, 제1 및 제2 NMOS(N1, N2)의 소스에는 접지(ground)가 연결된다.

NOR 게이트(121)의 입력은 한 쌍의 입력단자(A, B)로 이루어진다. 즉, 입력단자 A는 제1 PMOS(P1) 및 제1 NMOS(N1)의 게이트(gate)가 서로 연결되어 공통 단자를 형성하며, 입력단자 B는 제2 PMOS(P2) 및 제2 NMOS(N2)의 게이트가 서로 연결되어 공통 단자를 형성한다. 여기서, 입력단자 A에는 센서부(110)로부터 전달된 신호가 입력신호로 전달되고, 입력단자 B에는 피드백부(130)로부터 전달된 신호가 입력신호로 전달된다.

NOR 게이트(121)의 출력은 PMOS 스위칭 네트워크와 NMOS 스위칭 네트워크 사이의 공통 연결 지점에 출력단자 C를 형성한다. 여기서, 출력단자 C에는 검출신호(NED_B)가 출력된다.

한편, NOR 게이트(121)는 센서부(110)에 펄스 방사선 입사 전과 후에 다음과 같이 동작한다. 먼저, 센서부(110)에 펄스 방사선 입사 전에, NMOS 스위칭 네트워크의 제1 및 제2 NMOS(N1, N2)는 접지와 연결되어 있어 턴-오프(turn-off) 상태이고, PMOS 스위칭 네트워크의 제1 및 제2 PMOS(P1, P2)는 VH 전압과 연결되어 있어 턴-온(turn-on) 상태이다. 이로 인해, 검출신호(NED_B)는 하이(high) 상태가 유지된다.

다음으로, 센서부(110)에 펄스 방사선이 입사된 후에, NMOS 스위칭 네트워크의 제1 및 제2 NMOS(N1, N2)는 센서부(110)로부터 전달된 신호의 전압이 문턱전압을 초과함에 따라 턴-온 상태로 변환되고, PMOS 스위칭 네트워크의 제1 및 제2 PMOS(P1, P2)는 턴-오프 상태로 변환된다. 이로 인해, NMOS 및 PMOS 스위칭 네트워크가 고속으로 동작함에 따라 검출신호(NED_B)는 하이 상태가 로우(low) 상태로 고속으로 변환된다.

부언하면, NMOS 스위칭 네트워크의 제1 및 제2 NMOS(N1, N2)는 턴-온 상태로 스위칭하고, PMOS 스위칭 네트워크의 제1 및 제2 PMOS(P1, P2)는 턴-오프 상태로 스위칭하는데, 이러한 방식은 하이 상태의 출력을 곧바로 접지로 흘려보내기 때문에 종래와 같이 저항을 통해 접지로 흘러보내는 방식에 비해 지연시간을 단축할 수 있다. 특히, MOSFET은 오프되면 저항이 무한히 증가하므로 저항에 의한 전류의 제한이 없다. 이로써, NMOS 스위칭 네트워크의 제1 및 제2 NMOS(N1, N2)에서는 고속으로 동작하도록 W/L 비율을 조절할 수 있다. 여기서, W는 게이트 폭이고, L은 게이트 길이이다. 즉, 검출신호의 동작속도는 제1 및 제2 NMOS(N1, N2)의 W/L 비율에 따라 변경될 수 있다.

또한, 이 경우에는 전류의 흐름 방향이 VH 전압에서 검출시간 조절 커패시터(CT)로 형성됨으로써, 검출시간 조절 커패시터(CT)에 전하의 충전이 이루어진다. 또한, 펄스 방사선이 지나간 후, 센서부(110)로부터 전달된 신호가 로우 상태로 떨어지더라도 피드백부(130)에 의해 검출신호(NED_B)가 로우 상태를 유지하고 있기 때문에, 검출시간 조절 커패시터(CT)는 방전 상태를 유지한다. 검출시간 조절 커패시터(CT)의 용량에 따라 충전이 완료되면, 검출신호(NED_B)는 다시 하이 상태로 복귀된다.

여기서, 검출시간 조절 커패시터(CT)의 충전시간(즉, 시정수)은 외부에 있는 검출시간 조절 저항(RT)를 이용하여 조정할 수 있다. 즉, 시정수는 검출시간 조절 커패시터(CT)의 값과 검출시간 조절 저항(RT)의 곱으로 나타낼 수 있다. 아울러, 검출신호(NED_B)의 펄스 폭은 검출시간 조절 커패시터(CT)의 충전시간과 관련이 있다. 따라서, 검출신호(NED_B)의 펄스 폭은 외부에 있는 검출시간 조절 저항(RT)을 조정하여 미세 조정이 가능하다.

부언하면, 종래에는 외부에서 있는 커패시터(CT) 값만을 이용하여 검출신호(NED_B)의 펄스 폭을 조절하는 방식을 사용하여 고정값을 갖는 커패시터(CT) 값을 변경하여 검출신호(NED_B)의 펄스 폭을 조절해야 한다. 이러한 방식은 커패시터(CT) 값을 정밀하게 가변하는 것이 곤란하므로, 검출신호(NED_B)의 펄스 폭을 미세하게 조절하기 곤란하다. 또한, 종래의 아날로그 방식은 시정수를 결정하는 저항값을 가변할 경우에 회로 동작에 영향을 미칠 수 있다.

하지만, 전술한 검출시간 조절 저항(RT)은 저항값이 변경되더라도 회로 동작에 영향을 미치지 않는다. 따라서, 검출신호(NED_B)의 펄스 폭은 회로 외부에 있는 고정값을 갖는 검출시간 조절 커패시터(CT)와 가변값을 갖는 검출시간 조절 저항(RT)을 이용하여 미세하게 조절 가능하다. 즉, 종래에는 커패시터의 값을 변경하여 검출신호(NED_B)의 펄스 폭을 불연속적인 펄스 폭으로 조절할 수 있는 반면에, 본 발명에서는 검출시간 조절 커패시터(CT)의 값을 고정하고, 검출시간 조절 저항(RT)의 값을 미세 조절하여 검출신호(NED_B)의 펄스 폭을 연속적인 펄스 폭으로 조절할 수 있다.

다음으로, 버퍼 게이트(122)는 앞단의 인버터 게이트에 해당하는 제3 PMOS(P3)와 제3 NMOS(N3), 뒷단의 인버터 게이트에 해당하는 제4 PMOS(P4)와 제4 NMOS(N4)를 서로 직렬로 연결하여 구성한다. 즉, 버퍼 게이트(122)는 2개의 인버터 게이트가 연속적으로 연결되는 인버터 버퍼 구조이므로, NOR 게이트(110)로부터 출력된 검출신호(NED_B)를 입력받아 그대로 출력한다. 여기서는 2개의 인버터 게이트를 연속적으로 연결하는 구성에 대해 설명하고 있으나, 짝수의 인버터 게이트를 연속적으로 연결하는 다단 구성일 수도 있다.

이러한 버퍼 게이트(122)는 입력단과 출력단의 전압 레벨을 동일하게 맞춰준다. 또한, 버퍼 게이트(122)는 큰 부하 커패시턴스를 빠르게 구동시키기 위해, 커패시터의 지연시간이 연결선 길에에 대해 선형 특성을 갖도록 한다.

여기서, 앞단의 인버터 게이트에 해당하는 제3 PMOS(P3)와 제3 NMOS(N3)는 VH 전압과 접지 사이에 수직으로 연결된 구조를 가지며, 마찬가지로, 뒷단의 인버터 게이트에 해당하는 제4 PMOS(P4)와 제4 NMOS(N4)도 VH 전압과 접지 사이에 수직으로 연결된 구조를 갖는다.

앞단의 인버터 게이트에 해당하는 제3 PMOS(P3)와 제3 NMOS(N3)의 입력은, 제3 PMOS(P3)와 제3 NMOS(N3)의 게이트에 인가된다. 즉, NOR 게이트(121)의 출력 즉, 검출신호(NED_B)는 제3 PMOS(P3)와 제3 NMOS(N3)의 게이트에 인가된다. 그리고 출력은 제3 PMOS(P3)와 제3 NMOS(N3)의 공통 접점에서 얻어진다. 여기서, 입력이 로우 상태이면, 제3 PMOS(P3)가 도통되어 출력이 VH 전압으로 연결되고, 제3 NMOS(N3)가 개방되어 출력이 하이 상태가 된다. 반면에, 입력이 하이 상태이면, 제3 NMOS(N3)가 도통되어 출력이 접지로 연결되고, 제3 PMOS(P3)가 개방되어 출력이 로우 상태가 된다.

아울러, 뒷단의 인버터 게이트에 해당하는 제4 PMOS(P4)와 제4 NMOS(N4)의 입력은, 제4 PMOS(P4)와 제4 NMOS(N4)의 게이트에 인가된다. 즉, 제3 PMOS(P3)와 제3 NMOS(N3)의 출력이 제4 PMOS(P4)와 제4 NMOS(N4)의 게이트에 인가된다. 그리고 출력은 제4 PMOS(P4)와 제4 NMOS(N4)의 공통 접점에서 얻어진다. 이 출력은 검출시간 조절 커패시터(CT)에 연결된다. 여기서, 입력이 로우 상태이면, 제4 PMOS(P4)가 도통되어 출력이 VH 전압으로 연결되고, 제4 NMOS(N4)가 개방되어 출력이 하이 상태가 된다. 반면에, 입력이 하이 상태이면, 제4 NMOS(N4)가 도통되어 출력이 접지로 연결되고, 제4 PMOS(P4)가 개방되어 출력이 로우 상태가 된다.

다음으로, 피드백부(130)는 하나의 인버터 게이트에 해당하는 제5 PMOS(P5)와 제5 NMOS(N5)를 구성하여 피드백 루프(feedback loop)를 형성한다. 피드백부(130)는 버퍼 게이트(122)로부터 출력된 신호 즉, 버퍼 게이트(122)를 통과한 NOR 게이트(121)로부터 출력된 검출신호(NED_B)의 상태를 변경하여 NOR 게이트(121)의 입력단자 B로 다시 입력한다. 즉, 피드백부(130)는 타이머부(120)에 대한 피드백 루프를 형성하여 타이머부(120)의 출력인 검출신호(NED_B)를 타이머부(120)로 다시 입력한다.

여기서, 인버터 게이트에 해당하는 제5 PMOS(P5)와 제5 NMOS(N5)는 VH 전압과 접지 사이에 수직으로 연결된 구조를 갖는다. 따라서, 입력이 로우 상태이면, 제5 PMOS(P5)가 도통되어 출력이 VH 전압으로 연결되고, 제5 NMOS(N5)가 개방되어 출력이 하이 상태가 된다. 반면에, 입력이 하이 상태이면, 제5 NMOS(N5)가 도통되어 출력이 접지로 연결되고, 제5 PMOS(P5)가 개방되어 출력이 로우 상태가 된다.

전술한 바와 같이, 타이머부(120)의 NOR 게이트(121)를 통해 디지털 값을 출력하므로, 검출신호(NED_B)는 하이 또는 로우 상태값이 오프셋(offset) 없이 안정적이다. 타이머부(120)와 피드백부(130)를 구성하는 디지털 회로의 CMOS 소자는 선형 영역에서 스위칭 동작하므로, 포화영역에서 동작하는 아날로그 회로에 비해 소비 전력을 줄일 수 있다.

도 3은 상기 도 1의 핵폭발 검출 장치의 모의 실험 결과를 나타낸 그래프이다.

도 3은 핵폭발 검출 장치(100)를 0.18㎛ CMOS 공정 기반의 단일칩으로 설계하여 모의 실험을 실시한 경우를 나타낸다.

여기서, INPUT은 센서부(110)의 포토 다이오드(D1)의 출력을 모사한 전류를 전압으로 변환한 신호를 나타내고, NED_B는 INPUT을 NOR 게이트(121)의 입력에 인가되어 출력되는 검출신호를 나타낸다. NED_B는 INPUT이 인가될 때 하이 상태에서 로우 상태로 변환한 후, 검출시간 조절 커패시터(CT)의 용량에 따라 일정시간 후 리셋되어 로우 상태에서 하이 상태로 복귀된다.

도 4는 핵폭발 검출 장치의 응답 지연시간 비교결과를 나타낸 그래프이다.

도 4는 0.18㎛ CMOS 공정 기반에서 종래와 본 발명의 핵폭발 검출 장치의 응답 지연시간을 비교한 결과를 나타낸다. 그런데, 종래의 핵폭발 검출 장치는 본 발명과 동일한 조건인 0.18㎛ CMOS 공정 기반에서 응답 지연시간 모의실험을 실시하기 위해 상용소자(BJT) 기반을 CMOS 기반으로 재설계하였다.

각 회로의 응답 지연시간을 비교하기 위한 검출신호(NED_B)의 로우 상태 기준은 전원전압 3.3V용 디지털 논리소자의 로우 기준인 0.5V로 설정하였다.

종래에는 출력이 로우 상태로 변화하는데 21.2㎱의 응답 지연시간이 걸리고, 본 발명은 출력이 로우 상태로 변화하는데 15.6㎱의 응답 지연시간이 걸리는 것으로 나타난다. 즉, 본 발명은 종래에 비해 35.9% 속도가 향상된 것을 확인하였다.

본 발명은 저항으로 인한 지연시간을 단축하였고, 저항에 따른 전류 제한이 없기 때문에 NMOS의 W/L 비율을 조절함으로써 모의실험 결과보다 고속으로 설계할 수 있는 장점이 있다. 또한, 본 발명은 종래에 비해 검출신호(NED_B)가 하이 상태와 로우 상태에서 오프셋 없이 안정된 출력을 확인할 수 있다.

도 5는 검출시간 조절 저항 변화에 따라 검출신호의 펄스 폭 변화를 나타낸 그래프이다.

도 5에서는 검출시간 조절 커패시터(CT)의 값을 1㎌으로 고정하고, 검출시간 조절 저항(RT)의 값을 1㏀부터 2㏀까지 50Ω 간격으로 가변하였다.

검출신호(NED_B)는 검출시간 조절 저항(RT)의 값이 증가할수록 로우 상태의 유지시간이 늘어나는 것을 확인할 수 있다. 또한, 검출신호(NED_B)는 검출시간 조절 저항(RT)의 값이 일정한 간격(즉, 50Ω)으로 변화될 때, 로우 상태의 유지시간도 일정하게 변화되는 것을 확인할 수 있다.

모의 실험에서는 검출신호 조절 저항(RT)의 미세 조절에 따라 검출신호(NED_B)의 펄스 폭이 연속적으로 변화하는 것을 확인하기는 곤란하기 때문에, 최대한 좁은 범위에서 작은 간격으로 모의실험을 진행하였다.

도 6은 본 발명의 일실시예에 따른 논리소자를 이용한 고속 핵폭발 검출 방법에 대한 도면이다.

센서부(110)는 펄스 방사선이 입사되면 광전류가 발생되고, 발생된 광전류를 전압으로 변환한다(S101). 이때, 센서부(110)는 타이머부(120)로 신호를 전달한다.

이후, 타이머부(120)는 센서부(110)로부터 전달된 신호가 문턱 전압을 초과하면(S102), NOR 게이트(121)의 NMOS 스위칭 네트워크와 PMOS 스위칭 네트워크의 스위칭을 통해 검출신호(NED_B)를 로우 상태로 변환시켜 출력한다(S103). 즉, NMOS 스위칭 네트워크의 제1 및 제2 NMOS(N1, N2)는 센서부(110)로부터 전달된 신호의 전압이 문턱전압을 초과함에 따라 턴-온 상태로 변환되고, PMOS 스위칭 네트워크의 제1 및 제2 PMOS(P1, P2)는 턴-오프 상태로 변환된다.

그런 다음, 타이머부(130)는 검출시간 조절 커패시터(CT)를 이용하여 일정시간이 경과하면(S104), NOR 게이트(121)의 NMOS 스위칭 네트워크와 PMOS 스위칭 네트워크의 스위칭을 통해 검출신호(NED_B)를 하이 상태로 복귀시켜 출력한다(S105).

이상에서 설명된 본 발명의 실시예는 예시적인 것에 불과하며, 본 발명이 속한 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 잘 알 수 있을 것이다. 그럼으로 본 발명은 상기의 상세한 설명에서 언급되는 형태로만 한정되는 것은 아님을 잘 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. 또한, 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 정신과 그 범위 내에 있는 모든 변형물과 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.

110 : 센서부 CTH : 문턱 전압 커패시터
RTH : 문턱 전압 저항 120 ; 타이머부
121 : NOR 게이트 122 : 버퍼 게이트
CT : 검출시간 조절 커패시터 RT : 검출시간 조절 저항
NED_B : 검출신호 130 : 피드백부

Claims (13)

1. 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환한 신호를 출력하기 위한 센서부;
   상기 센서부로부터 출력된 신호의 전압과 문턱 전압을 비교함에 따라 논리소자의 스위칭을 통해 검출신호의 상태를 변경하여 출력하고, 상기 검출신호의 피드백에 따라 상기 검출신호의 상태를 복구하기 위한 타이머부; 및
   상기 타이머부에 대한 상기 검출신호의 피드백 루프를 형성하기 위한 피드백부;를 포함하고,
   상기 타이머부는,
   상기 센서부로부터 출력된 신호와 상기 피드백부로부터 출력된 신호를 입력받아 NMOS 및 PMOS 스위칭 네트워크 각각의 스위칭을 통해 상기 검출신호의 상태를 변경하여 출력하는 NOR 게이트;를 포함하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
2. 제 1 항에 있어서,
   상기 센서부는, 포토 다이오드를 이용하여 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환하는 것을 특징으로 하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
3. 제 1 항에 있어서,
   상기 센서부는, 문턱 전압 레벨을 조정하기 위한 커패시터와 저항을 포함하는 것을 특징으로 하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
4. 삭제
5. 제 1 항에 있어서,
   상기 NOR 게이트는,
   상기 NMOS 및 PMOS 스위칭 네트워크 각각의 스위칭을 통해 상기 검출신호의 상태를 로우 상태로 변경하여 출력하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
6. 제 5 항에 있어서,
   상기 NOR 게이트는,
   일정시간이 경과한 후, 상기 검출신호의 피드백에 따라 상기 검출신호의 상태를 하이 상태로 복구하여 출력하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
7. 제 1 항에 있어서,
   상기 NOR 게이트의 NMOS 스위칭 네트워크는, 제1 및 제2 NMOS를 포함하며,
   상기 검출신호의 동작속도는 상기 제1 및 제2 NMOS의 W/L 비율(여기서, W는 게이트 폭, L은 게이트 길이)에 따라 변경되는 것을 특징으로 하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
8. 제 1 항에 있어서,
   상기 타이머부는,
   상기 NOR 게이트의 출력단에 짝수 개의 인버터 게이트를 연속적으로 연결하여 인버터 버퍼 구조를 형성하는 버퍼 게이트;를 더 포함하고,
   상기 인버터 게이트 각각은, 하나의 PMOS와 하나의 NMOS를 서로 직렬로 연결하여 구성하는 것인 논리소자를 이용한 고속 핵폭발 검출 장치.
   
9. 제 8 항에 있어서,
   상기 타이머부는,
   상기 버퍼 게이트의 출력단 이후에, 상기 검출신호의 검출시간 조절을 위한 고정 커패시터와 가변 저항을 포함하는 논리소자를 이용한 고속 핵폭발 검출 장치.
   
10. 제 1 항에 있어서,
    상기 피드백부는, 인버터 게이트를 포함하는 논리소자를 이용한 고속 핵폭발 검출 장치.
    
11. 펄스 방사선의 입사에 따라 발생된 광전류를 전압으로 변환한 신호를 출력하는 단계;
    상기 출력된 신호의 전압과 문턱 전압을 비교함에 따라 논리소자의 스위칭을 통해 검출신호의 상태를 변환하여 출력하는 단계; 및
    일정시간이 경과한 후, 상기 검출신호의 피드백에 따라 상기 논리소자의 스위칭을 통해 상기 검출신호의 상태를 복구하여 출력하는 단계;를 포함하고,
    상기 검출신호의 상태를 변환하여 출력하는 단계는,
    상기 광전류를 전압으로 변환해 출력된 신호와 상기 검출신호의 피드백 루프를 통해 출력된 신호를 입력받아 NMOS 및 PMOS 스위칭 네트워크 각각의 스위칭을 통해 상기 검출신호의 상태를 변경하여 출력하는 NOR 게이트를 이용하는 것인 논리소자를 이용한 고속 핵폭발 검출 방법.
    
12. 제 11 항에 있어서,
    상기 검출신호 상태 변환 단계는,
    상기 출력된 신호의 전압이 문턱 전압을 초과하면, 상기 검출신호를 로우 상태로 변환하여 출력하는 논리소자를 이용한 고속 핵폭발 검출 방법.
    
13. 제 11 항에 있어서,
    상기 검출신호 상태 복구 단계는,
    일정시간이 경과한 후, 상기 검출신호를 하이 상태로 복구하여 출력하는 것을 특징으로 하는 논리소자를 이용한 고속 핵폭발 검출 방법.
    

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