JPH07168610A - メモリプログラミング可能な制御装置およびその作動方法 - Google Patents

メモリプログラミング可能な制御装置およびその作動方法

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JPH07168610A
JPH07168610A JP6970592A JP6970592A JPH07168610A JP H07168610 A JPH07168610 A JP H07168610A JP 6970592 A JP6970592 A JP 6970592A JP 6970592 A JP6970592 A JP 6970592A JP H07168610 A JPH07168610 A JP H07168610A
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マハト ヘルムート
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ウオムバツヒアー クリストフ
Manfred Prechtl
プレヒトル マンフレート
Andre Lengemann
レンゲマン アンドレ
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Abstract

(57)【要約】 【目的】 非常に迅速な制御過程を可能にするメモリプ
ログラミング可能な制御装置およびこのようなプログラ
ミングを可能にする方法を提供する。 【構成】 プロセス制御要素、たとえばセンサまたは操
作端を接続するための多くの入力端８および出力端９を
有する、特に包装およびラベリング機械に対するメモリ
プログラミング可能な制御装置において、少なくとも１
つの出力端ＡＯをその対応する入力端ＥＯと接続する内
部接続を有する少なくとも１つの論理モジュール１０を
含んでいる。本制御装置の作動方法において、少なくと
も１つの入力信号が論理モジュール１０のなかに読入れ
られ、またそこで、論理モジュール１０から入力信号と
対応する出力信号が出力可能であるように処理される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセス制御要素、た
とえばセンサまたは操作端を接続するための複数の入力
端（８）および出力端（９）を有する、特に包装および
ラベリング機械に対するメモリプログラミング可能な制
御装置ならびにメモリプログラミング可能な制御装置の
作動方法およびプログラミング可能な論理フィールドの
計算機制御による内部の電気的接続のための方法に関す
る。
【０００２】
【従来の技術】以前には機械制御装置はコンタクター技
術で構成された。コンタクター回路は確かに並列に動作
し、従ってまた迅速であるが、故障しやすく、複雑であ
り、また煩瑣な構成および適合を必要とする。そうこう
するうちにメモリプログラミング可能な制御装置が広く
普及されている。それらはシーケンシャルに動作し、ま
た構成およびプログラミングがはるかに簡単である。し
かし最近のメモリプログラミング可能な制御装置もその
シーケンシャルな動作の仕方のゆえにたとえば包装およ
びラベリング機械の制御のためにはしばしば十分に迅速
でない。これらの機械に対する制御装置は一般に現在で
も配線論理要素（ワイヤードロジック）を基礎として構
成される。それによりこれらの制御装置は確かに高い処
理速度を与えるが、論理要素の配線が非常に煩瑣であ
り、また誤りやすい。
【０００３】
【発明が解決しようとする課題】本発明の課題は、非常
に迅速な制御過程を可能にするメモリプログラミング可
能な制御装置を提供することである。さらに、本発明の
課題は、プログラミング可能な論理フィールドを有する
論理モジュールを含んでいるこのようなメモリプログラ
ミング可能な制御装置を迅速かつ簡単にプログラミング
可能にする方法を提供することである。
【０００４】
【課題を解決するための手段】第１の課題は、少なくと
も１つの出力端をその対応する入力端と接続する内部接
続を有する少なくとも１つの論理モジュールを含んでい
ることにより解決される。それにより常にこの出力端に
おける出力信号は対応する入力端の値に適合され、従っ
てこの入力端におけるさもなければ必要な高価なアラー
ム反応が省略され得る。
【０００５】有利に論理モジュールは並列動作するよう
に構成されており、従って複数の入力端および出力端が
互いに接続可能である。それにより、この出力端の出力
信号が処理時間により惹起されるビートおよび変動を受
けず、安定に再生産可能であることが達成される。
【０００６】論理モジュールの内部の接続がプログラミ
ング可能であり、かつ特に再プログラミング可能でもあ
れば、制御装置は変更された要求条件に容易に適合可能
である。
【０００７】その際に論理モジュールのプログラミング
は、論理モジュールがその内部の接続を決定する条件を
記憶するための、好ましくはスタティックなメモリを有
するならば、特に簡単である。論理モジュールは特にプ
ログラミング可能な論理フィールド（ＦＰＧＡ＝フィー
ルドプログラマブルゲートアレイ）であってよい。
【０００８】制御装置がモジュール構成であれば、論理
モジュールは入力／出力アセンブリのなかに配置されて
いるのが有利である。なぜならば、その場合には制御装
置のシステムバスがデータ転送のために利用されなくて
よいからである。この場合、さらに、論理モジュールが
たとえばデータ入力／出力装置の端子へのインタフェー
スを介して直接にアセンブリ上でプログラムされ得るこ
とは有利であり、その際にインタフェースは直接または
間接にシステムバスに、または論理モジュール自体に作
用し、または論理モジュールの内部の接続を決定する差
し込み可能なユーザーメモリを介して作用する。
【０００９】制御装置は、少なくとも１つの入力信号が
論理モジュールに読み入れられ、またそこで処理され、
従って論理モジュールから入力信号と対応する出力信号
が読み出し可能であるように動作する。
【００１０】第２の課題は、予め与えられた機能的全体
挙動から、たとえばメモリプログラミング可能な制御装
置に対する予め与えられた機能的回路図、特に機能図に
基づいて、予め与えられた機能的全体挙動を実現する論
理フィールドの内部の電気的構成、すなわち接続および
場合によっては論理機能が決定され、こうして決定され
た内部の電気的構成、すなわち接続および場合によって
は論理機能が論理フィールドに書込まれ、また予め与え
られた機能的全体挙動に無関係に内部の電気的接続の決
定の際に原理的に自由に決定可能な内部の電気的接続の
一部分が固定的に予め与えられることにより解決され
る。
【００１１】論理ブロックが内部の電気的接続の固定的
に予め与えられた部分により、少なくとも部分的に等し
い構成を有する群に分割されるならば、規則的な構造が
生じ、従って論理フィールドが擬似的により小さいユニ
ット、すなわち群に分解される。それにより、すなわ
ち、予め与えられた機能的全体挙動を、少なくとも部分
的に論理ブロックの各１つの群のなかで実現されている
部分機能に分解することが可能である。
【００１２】標準‐部分機能、特に複雑な標準‐部分機
能に対しては、その際に、内部の電気的標準‐構成、す
なわち接続および場合によっては論理機能が予め与えら
れ得る。その際に個々の場合に標準‐部分機能は論理ブ
ロックの１つよりも多い群により実現可能であり得る。
【００１３】部分機能および標準‐部分機能が個々の場
合に非常に簡単であれば、場合によっては、それらの多
くは、論理ブロックの１つの群のなかでの一括が実現可
能であるかぎり、一括され得る。
【００１４】論理フィールドのプログラミングは、部分
機能および（または）標準‐部分機能および（または）
これらの一括が論理ブロックの群に対応付けられ、固定
的に予め与えられた内部の電気的接続の顧慮のもとに、
論理ブロックの群を、予め与えられた機能的全体挙動が
実現されるように、互いにおよび外部の端子と接続する
内部の電気的接続が求められ、またこうして求められた
内部の電気的接続が、好ましくは固定的に予め与えられ
た内部の電気的接続と一緒に、論理フィールドに書込ま
れることにより行われる。
【００１５】機能的全体挙動がメモリプログラミング可
能な制御装置に対するプログラミング言語で、特にグラ
フィックなプログラミング言語で予め与えられるなら
ば、論理フィールドのプログラミングはユーザーに対し
て特に簡単である。
【００１６】他の利点および詳細は以下に図面により、
また他の従属請求項と結び付けて実施例を説明するなか
で明らかになる。
【００１７】
【実施例】図１によれば、モジュール構成のメモリプロ
グラミング可能な制御装置は電流供給部１、中央ユニッ
ト２、入力／出力アセンブリ３、３’ならびに別の周辺
ユニット４から成っている。アセンブリ２、３、３’、
４はその際にバス５を介して互いに接続されている。中
央ユニット２はプロセッサを処理するための少なくとも
プロセッサ６と、プログラミング装置とデータを交換す
るためのインタフェース７とを有する。
【００１８】さらに図１から明らかなように、アセンブ
リ３はたとえばプログラミング可能な論理フィールド
（ＦＰＧＡ）であり得る論理モジュール１０を有する。
論理モジュール１０はプロセッサ１１を介してバス５
と、従ってまた中央ユニット２とも接続されている。そ
れにより、プログラミング装置から中央ユニット２を介
して論理モジュール１０の内部の接続を、入力端８が論
理モジュール１０を介して先に処理すべきプログラムか
ら導き出された入力信号と出力信号との間の論理条件に
従って出力端９と接続されているようにプログラムする
ことが可能である。ユーザーはそのために上記のプログ
ラミング装置により２つのプログラム部分、すなわち非
時間臨界的な部分および時間臨界的な部分を作成する。
両部分はプログラミング装置から中央ユニット２のプロ
セッサ６に伝達される。非時間臨界的な部分は中央ユニ
ット２のなかに記憶され、また、メモリプログラミング
可能な制御装置において一般に通常であるように、シー
ケンシャルに処理される。時間臨界的な部分はプロセッ
サ６からさらに論理モジュール１０、１０’に伝達さ
れ、またこれらにより論理的接続に変換される。
【００１９】両プログラム部分は完全に互いに無関係で
ある。しかし、特殊命令を介して、プロセッサ６および
論理モジュール１０、１０’が情報を交換することは可
能である。
【００２０】有利にその際に、論理モジュール１０の接
続を決定する論理的条件は論理モジュール１０のスタテ
ィックメモリ１２のなかに伝達され、また論理モジュー
ル１０の接続がメモリ１２の内容に基づいて決定され
る。
【００２１】アセンブリ３’は同じくスタティックメモ
リ１２’を有する論理モジュール１０’を有するが、論
理モジュール１０’はユーザーメモリ１３’を介してプ
ログラムされる。論理モジュール１０’の接続が変更さ
れるべきであれば、ユーザーメモリ１３’は交換または
再プログラミングされなければならない。なぜならば、
論理モジュール１０’の接続を決定する論理的条件はユ
ーザーメモリ１３’のなかに記憶されているからであ
る。
【００２２】図２にはアセンブリ３の電気的構成が、若
干変更された図示の仕方で示されている。図２から明ら
かなように、入力端８は論理モジュール１０と入力フィ
ルタ１４を介して、また出力端９は論理モジュール１０
と出力ドライバ１５を介して接続されている。それによ
り、論理モジュール１０が誤接続の際にまたは短絡また
は類似の誤機能の際に損傷されないことが達成される。
さらに入力フィルタ１４により入力信号のはねかえり防
止が可能である。またフィルタ１４およびドライバ１５
を介してたとえば２０ｍＡから５Ｖへの信号レベルマッ
チングが行われ得る。
【００２３】論理モジュール１０はバス１６および制御
線１７を介してプロセッサ１１と、従ってまたプロセッ
サ６とも接続されている。それにより、論理モジュール
１０の正しい機能を、作動の間にも、監視することが可
能である。論理モジュール１０の監視のためには、対応
する入力端８および出力端９の値が同時に論理モジュー
ル１０内での処理のためにプロセッサ１１に、またさら
にプロセッサ６に伝達され得る。場合によっては論理モ
ジュール１０の中間状態、たとえばマーカーまたはカウ
ンタ状態もプロセッサ６に報知され得る。また新しい制
御パラメータ、たとえば新しい時定数も論理モジュール
１０に伝達され得る。
【００２４】図２中に示されている制御線１７はたとえ
ば内部のマーカーをリセット可能であるリセット信号の
伝達の役割および現在のプログラミング状態に関するプ
ロセッサ６への論理モジュール１０の報知、たとえば
“論理モジュールのプログラミングが変更された”の報
知の役割をする。ここで言及すべきこととして、論理モ
ジュール１０のプログラミングは、論理モジュール１０
が非アクティブであるとき、すなわちプロセスの制御に
組み入れられていないときにのみ変更され得る。論理モ
ジュール１０が多くの互いに無関係な機能し得る部分か
ら成っているならば、そのプログラミングが変更される
部分のみが非アクティブであることも可能である。
【００２５】図３によれば、論理モジュール１０はたと
えば１ＭＨｚのクロックでクロックされている入力ラッ
チ２０および出力ラッチ２１を有する。入力ラッチ２０
の入力端に入力端８が接続されている。出力ラッチ２１
の出力端に出力端９が接続されている。ラッチ２０、２
１の間で信号の本来の並列な処理が行われる。このため
にたとえば論理スイッチ２２のなかで入力端Ｅ０および
Ｅ１のおよび場合によっては導線２３を介して示されて
いるように中間結果の基本的な論理演算が実行される。
【００２６】論理スイッチ２２の結果はさらに処理さ
れ、または直接に出力端の１つ、図示されている場合に
は出力端Ａ０に導かれ得る。論理スイッチ２２は、上記
のように、基本的な論理演算、たとえば比較、アンド、
オア、ノット‐アンド、ノット‐オアを実行し得る。別
の複雑な機能を実現し得るように、論理モジュール１０
が、たとえばカウンタ、タイマーまたはエッジマーカー
を構成し得る記憶要素２４を有するならば有利である。
【００２７】図４には入力／出力アセンブリ３の好まし
い構造が示されている。図４から明らかなように、アセ
ンブリ３はモジュール構成のアセンブリ保持体２５と結
合されているケースに入れられた平形アセンブリであ
る。アセンブリ３はたとえば図１に示されているユーザ
ーモジュール１３’に対する穴２６と、プログラミング
装置を接続するためのインタフェース２７とを有する。
ユーザーモジュール１３’およびインタフェース２７を
介して、アセンブリ３のなかに含まれている論理モジュ
ール１０を直接に、すなわちプロセッサ６を介さずにプ
ログラムすることか可能である。
【００２８】さらにアセンブリ３は２つのサブ‐Ｄ‐差
し込み接触部２８ａ、２８ｂを有し、その際に接触部２
８ａはセンサの接続の役割をし、また接触部２８ｂは操
作端の接続の役割をする。
【００２９】本発明の中核アイディアは、メモリプログ
ラミング可能な制御に対する従来のシーケンシャルなユ
ーザープログラムを可能なかぎりコンタクター技術で知
られている構造で構成すること、すなわち対応する入力
端および出力端を論理要素を介して直接に接続すること
である。このためにメモリプログラミング可能な制御に
対するプログラミング言語のなかで発生されるユーザー
プログラムの論理条件が接続リストに変換され、またデ
ータフィールドに格納される。これらのデータは次いで
論理モジュール１０のなかにロードされ、またそこで論
理モジュール１０の相応の内部接続に通ずる。その際
に、図１に示されているように、これらの論理モジュー
ル１０、１０’の複数を直列かつ（または）並列に互い
に接続することが可能である。プログラム進行はそれに
より中央ユニット２およびアセンブリ３、３’に分配さ
れる。
【００３０】対応する入力端および出力端の相互の直接
接続によりこれらに対して従来のメモリプログラミング
可能な制御装置において必要とされたプロセス描写は省
略される。さらにメモリプログラミング可能な制御装置
が非常に迅速になり、“サイクル時間”が傾向的に零に
向かう。また、アラーム反応時間が一層よく守られるの
で、アラーム反応挙動がより再現可能である。
【００３１】上記の実施例では論理モジュールはモジュ
ール構成の自動化装置のなかで使用された。しかし、単
独で作動し得る自動化装置のなかでの使用も同じく可能
である。この自動化装置の最小形式では自動化装置はも
はやプロセッサを有しておらず、論理モジュールのみを
有しており、従って処理すべきプログラムは論理モジュ
ールのみにより実行される。論理モジュールのプログラ
ミングはこの場合にはプログラミング装置へのインタフ
ェースを介して、もしくはユーザーによりプログラムさ
れたメモリモジュールを介して行われる。
【００３２】論理モジュール１０、１０’はいまの場合
にはプログラミング可能な論理フィールド（ＦＰＧＡ）
である。図５にはこのような論理フィールドの内部構造
の一部分が示されている。この内部構造はたとえば１２
×１２の論理ブロック３１の二次元のマトリックスを有
する。このマトリックスは入力／出力‐ブロックのリン
グにより囲まれている。各（水平）列の始端にも終端に
も各２つの入力／出力‐ブロックが対応付けられてい
る。同じことが（垂直）行に対しても当てはまる。入力
／出力‐ブロックは図面を見易くするために図示されて
いない。さらに論理ブロック３１の各列に各２つの中断
可能でない接続３２が、また各行に３つの接続（そのう
ち２つは行の中央で一回中断され得る）が対応付けられ
ている。論理ブロック３１および入力／出力‐ブロック
のこの配置は１３×１３のスイッチマトリックスを有す
るネットにより貫かれており、その際に隣接するスイッ
チマトリックス３４は各５つの短接続線３５を介して互
いに接続されている。
【００３３】論理ブロック３１は図６のように最大５つ
の入力変数３１１から２つの出力変数３１２を求める組
み合わせブロック３１０を有する。さらに論理ブロック
３１は２つのフリップフロップ３１３、３１４を有し、
その入力信号は組み合わせブロック３１０の出力変数３
１２の１つから、もしくは直接に入力端３１５を介して
入力される変数から成っている。フリップフロップ３１
３、３１４の出力信号は組み合わせブロック３１０に帰
還され、もしくは論理ブロック３１の出力信号３１６の
１つとして出力される。論理ブロック３１はこうして、
どの論理および（または）記憶機能をそれが実行すべき
かに関してプログラミング可能である。
【００３４】論理ブロック３１の両出力機能は原理的に
互いに無関係であるが、いまの場合には常に等しく選ば
れている。なぜならば、両出力端３１６の各々はその論
理モジュールの４つのすぐ隣のものの各２つと直接に接
続可能であるからである。両機能が同一であることによ
り、各論理ブロック３１の出力信号がその４つの隣のも
のに入力信号として用いられ得ることが達成される。そ
の結果、トポロジーが構造化される。
【００３５】さらに出力端３１６はそれらを囲む短接続
３５ならびにそれらを囲む長接続３２、３３と接続され
得る。また長接続３２、３３の相互間および長接続３
２、３３と短接続３５との間の交差点においても電気的
接続がプログラミング可能である。
【００３６】スイッチマトリックス３４は同じくプログ
ラミング可能である。それらは多数の理論的に考えられ
る接続可能性、たとえば水平および（または）垂直通過
接続、水平短接続３５と垂直短接続３５との接触および
１つの接続の２つまたは３つの接続への分割を実現し得
る。
【００３７】入力／出力‐ブロックはそれぞれチップの
接続ピンと接続されており、また選択的に信号を入力も
しくは出力し得る。その際にこの信号は選択的にクロッ
クされてもクロックされなくてもよい。
【００３８】論理ブロック３１、スイッチマトリックス
３４および入力／出力‐ブロックのプログラミングはそ
れぞれローカルにこれらの要素のなかに記憶されてい
る。これらの要素はそのために小さいスタティックメモ
リ（ＳＲＡＭ）を有する。
【００３９】プログラミング可能な論理モジュールの他
の詳細に関しては製造業者のハンドブック、たとえばＸ
ｉｌｉｎｘのＸＣ３０００論理セルアレイファミリに関
するハンドブックを参照されたい。
【００４０】このような論理フィールドのプログラミン
グのために、論理フィールドをその構造に適合された電
流フローインストラクションでプログラミング可能であ
るＡＳＩＣデザインツールが存在する。しかしこれらの
インストラクションの際にはＡＳＩＣデザイナーは多く
のＡＳＩＣ特有の周辺条件に注意しなければならない。
このような周辺条件はたとえばゲート通過時間、使用さ
れないゲート入力端の信号レベルなどである。このよう
なプログラミングがハードウェアに近いものであり、ま
た非常に複雑であることは明らかである。それは特別な
専門家によってのみ取扱可能である。
【００４１】所望のプログラミングを論理モジュール１
０の内部接続に変換するためにはプログラムが存在す
る。このプログラムのラン時間、すなわち論理フィール
ドの内部接続への所望の全体挙動の変換は、特にさまざ
まな接続可能性のゆえに、何分間、何時間、時には何日
もかかる。
【００４２】上記の特殊知識はメモリプログラミング可
能な制御装置のユーザーに期待できず、変換プログラム
の非常に長いラン時間も望ましくない。ＳＰＳユーザー
は秒範囲、たかだか分範囲のラン時間を期待する。従っ
て、以下に、ＳＰＳユーザーが精通しているプログラム
言語で予め与えられる全体挙動を迅速かつ簡単に論理フ
ィールドの内部接続に変換し得る方法を一例により説明
する。
【００４３】シーメンス社、注文番号Ｅ８０８５０‐Ｃ
３４５‐Ｘ‐Ａ１の課題集ＳｉｍａｔｉｃＳ５を例とし
て図７により説明する。
【００４４】“建設作業のために道路上の交通は車線を
経て導かれなければならない。通過車両数が非常に多い
ので、需要信号施設が設置される。施設のスイッチオン
の際に両交通信号は赤を示す。イニシェータが操作され
ると、相応の交通信号は１０秒後に緑に切り換わる。緑
段階は、場合によっては行われる他のイニシェータの操
作により信号ランプが再び赤を示す前に、少なくとも２
０秒継続すべきである。１０秒後に次いで他の車線が緑
に切り換えられる。イニシェータの報知が存在しないな
らば、信号施設はそのそのつどの状態にとどまる。施設
のスイッチオフは車線の緑段階の後にのみ可能であるべ
きである。制御装置のスイッチオンの際には緑状態（Ｍ
Ｏ）が無条件にセットされなければならない。”
【００４５】ＳＰＳプログラミング言語への問題の変換
のために、先ずシンボルの呼称変更が次の表１のように
行われる。
【表１】 シンボル オペランド 注釈 ────────────────────────────── Ｓ０ Ｅ０ スイッチ１（常時開路） Ｉ１ Ｅ１ イニシェータ１（常時開路） Ｉ２ Ｅ２ イニシェータ２（常時開路） Ｈ１ Ａ１ 緑 Ｈ２ Ａ２ 緑 Ｈ３ Ａ３ 赤 Ｈ４ Ａ４ 赤 Ｍ０ Ｍ０ 基本状態Ｍ０ Ｍ１ Ｍ１ 状態１ Ｍ２ Ｍ２ 状態２ Ｍ３ Ｍ３ 状態３ Ｍ４ Ｍ４ 状態４ Ｍ５ Ｍ５ 状態５ Ｍ６ Ｍ６ 状態６ Ｍ７ Ｍ７ 状態７ Ｔ１ 時間 １０秒 Ｔ２ 時間 ２０秒 ＫＴ１００．１ カウンタ１に対する時間 ＫＴ２００．１ カウンタ２に対する時間
【００４６】付属の接続はＳＰＳプログラミング言語Ｆ
ＵＰ（＝機能プラン）のなかで図８〜図２１に示されて
いるように現れる。この形式のプログラミングにＳＰＳ
ユーザーは精通している。課題は、予め与えられた、プ
ログラミング言語で定式化された全体挙動を迅速かつ簡
単にＦＰＧＡ構造に変換し、その結果としてＳＰＳユー
ザーが論理モジュール１０自体をプログラムする立場に
移されるようにすることである。
【００４７】このことは、ＳＰＳユーザープログラムを
論理モジュール１０の付属の内部接続に変換するプログ
ラムが論理モジュール１０の理論的に可能な複雑性を最
初から小さい一部分のためにのみ利用しつくすことによ
り達成される。このことは、原理的に自由に選択可能な
接続の部分、たとえばスイッチマトリックス３４の内部
接続が変換プログラムる固定的に予め与えられ、すなわ
ちＳＰＳユーザープログラムの作成者により影響可能で
ないことにより行われる。具体的には１３の垂直な列の
各々のスイッチマトリックス３４の接続は、一方では１
つの列のスイッチマトリックス３４の最も上、最も下な
らびに中央の３つが水平に延びている短接続線３５を
１：１に通過接続し、また短接続線３５の他のものを最
初はまだ接続せず、また他方ではその他のスイッチマト
リックス３４が短接続線３５の垂直なもののみを１：１
に通過接続し、また水平な短接続線３５を遮断するよう
に予め与えられる。
【００４８】それにより図２２に示されているような構
造が生ずる。各５つの上下に並べて配置された論理ブロ
ック３１を含んでおり、また前および後をそれぞれ１つ
の“半列”の長さにわたり延びている５つの短接続線３
７により囲まれている群３６が形成される。これらの群
３６の上に図８〜図２１の実現すべき回路がなお説明す
る仕方で構成される。論理ブロック３１の両水平中央列
は同じくなお説明する仕方でクロック信号の発生のため
に利用される。
【００４９】こうして生じた群３６は扱いやすい大きさ
を有する。一方ではその複雑性は、実現すべき全体回路
の部分回路網が群３６の１つにより実現可能であるか否
かを比較的簡単な仕方で見積もり得るために、十分に小
さく、従ってまた十分に見渡し可能であり、しかも他方
では、図８〜図２１の全体回路をあまりに小さい部分回
路網に細分しなくてよいように十分に大きい。部分回路
網の選択のための規範は利用し得る接続資源および利用
し得る群３６の論理容量である。各部分回路網は下記の
規範を満足するように設計される。 ａ）最大５つの入力信号を有する。 ｂ）最大５つの出力信号を有する。 ｃ）部分回路網の実現のために論理ブロック３１の最大
５つが必要とされる。 ｄ）群３６のなかの部分回路網の接続が可能である。
【００５０】図８〜図２１中のオアゲート８１で始まっ
て、アンドゲート８２も同一の論理ブロック３１のなか
で実現可能であることが直ちに認識される。なぜなら
ば、これらの両機能の一括も初めて３つの入力端および
１つの出力端を有する組み合わせ機能を生ずるからであ
る。それに対してＲＳフリップフロップ８３には固有の
論理ブロック３１が割り当てられる。なぜならば、論理
ブロック３１の各々は（任意の）コンパイラー規則に基
づいて単に１つの組み合わせ機能を実行し、もしくは１
つのメモリ機能を実現する必要があるからである。部分
回路網８４は、その結果、群３６のなかで実現され得
る。なぜならば、全体として４つの入力信号、出力信号
および２つの論理ブロック３１しか必要とされず、従っ
て群３６の容量が超過されないからである。
【００５１】類似の考察に基づいて、部分回路網８５な
いし８８も各１つの群のなかで実現可能であることは容
易に明らかである。しかし、すぐ次の回路網８９からは
部分回路網９０は隔てられなければならない。なぜなら
ば、さもなければ入力端の数が５の最大許容可能な値を
超過するからである。
【００５２】同様に全体回路の他の回路網９１ないし１
００が分割されるが、まだ特定の群３６に対応付けられ
ていない。
【００５３】時間要素９９および１００の実現には個々
の回路網の分割の際に或る困難が生ずる。なぜならば、
“ＳＰＳワールド”のなかの時間要素に“ＦＰＧＡワー
ルド”のなかの相応の対をなすものが向き合っていない
からである。それにもかかわらずＳＰＳユーザーが時間
要素の容易なプログラミングを可能にするために、メモ
リプログラミング可能な制御装置（ＳＰＳｅｎ）に対し
てしばしば必要とされるこの機能はユーザーに機能マク
ロとして与えられる。
【００５４】コンパイラー‐ラン時間にコンパイラー
は、機能マクロが存在することを認識し、またこのマク
ロを論理フィールドのなかでシフト可能な内部の標準‐
接続に変換する。内部の標準‐接続はその際に前もって
にコンパイラー作成者またはＡＳＩＣデザイナーにより
決定された。それによりコンパイラーは、機能マクロを
実現する接続の確定によりそれ程大規模に負荷されな
い。
【００５５】図２３には２10クロックサイクルまでをカ
ウントし得るタイムカウンタに対するこのような標準‐
接続の一例が示されている。実際にカウント可能な時間
はもちろんカウンタのクロッキングにも関係する。
【００５６】図２３に示されている例は論理ブロック３
１の３つの並び合う群，３６を必要とする。ＦＰＧＡ構
造での図２３に示されている論理の正確な描写はその際
にＳＰＳユーザーに対して重要ではない。しかし、標準
ＡＳＩＣデザインツールにより行われるこのようなハー
ドマクロの作成の際に、コンパイラー作成者またはＡＳ
ＩＣデザイナーは、ローカルな接続線、すなわち直接の
接続線および短接続線３５のみが使用され、グローバル
な長接続線３２、３３は使用されないように注意しなけ
ればならない。これによりこのマクロは論理フィールド
のなかのみではなくシフト可能、すなわち再配置可能で
ある。それらはまたそれらを囲む回路網またはマクロに
無関係に配置可能である。
【００５７】ハードマクロはＳＰＳプログマー（または
ユーザー）にライブラリを介して与えられ、マクロは前
もって作成されているので、このようなマクロの内部構
成はユーザープログラミングの制限された可能性に結び
付けられておらず、必要とされるフィールド範囲の完全
な複雑性が利用しつくされ得る。ユーザープログラミン
グの制限は外され得る。
【００５８】コンパイラー作成者またはＡＳＩＣデザイ
ナーによるこのようなハードマクロの作成および変換プ
ログラムのランは確かに何時間も、またときには何日も
かかる。しかし、このことはこの場合には可能であり、
また許容可能である。すなわち一方では３×５＝１５の
論理ブロック３１のみを１２×１２＝１４４の論理ブロ
ック３１の代わりに互いに接続すればよい。他方ではマ
クロが、前記のように、前もって作成される。ユーザー
は、その結果、このマクロの作成の負担をかけられず、
それを直ちに利用し得る。しかし、ＦＰＧＡのなかの特
定の個所へのハードマクロの対応付けは秒の一部分しか
かからない。ハードマクロの設計の際には単に、４つの
入力または出力“開始”、“リセット”、“クロック”
および“時間経過”が容易にアクセス可能であるように
注意すればよい。
【００５９】“ＳＰＳワールド”の可能な標準‐機能に
対してもちろん場合によってはこのハードマクロのより
大きいものまたはより小さいものも可能である。
【００６０】全体回路を部分回路網８４ないし９８に分
けた後にこれらは、一括が上記の規範ａ）ないしｄ）を
満足するかぎり、一括される。たとえば、部分回路網８
４および９４ならびに部分回路網９３および９７が一括
可能であることが生ずる。このいま述べたステップは無
条件に必要ではないが、それは論理フィールドの利用度
を高める。
【００６１】期待に反して個々の場合に所望の接続の実
現のために５つの入力端または５つの出力端の数が超過
されなければならない場合には、このことは、必要に応
じて、１つまたはそれ以上の群３６が５つよりも多い入
力端を必要とする群３６の前に自由にされ、またこれら
の信号が例外的にその前に位置する群３６の論理ブロッ
ク３１からの水平の短接続線および（または）直接の接
続により５つよりも多い入力端を必要とする群３６に供
給されることにより実現され得る。この追加的な接続可
能性も十分でない場合には、エラー報知“所望の回路が
発生可能でない、接続可能性が少な過ぎる”が発生され
る。
【００６２】個々の部分回路網８４ないし１００はいま
や、図２４に示されているように、個々の群３６に対応
付けられる。ここで言及すべきこととして、個々の群３
６への部分回路網８４ないし１００の対応付けはそれら
の順序に従って行われた。このことは最も簡単な対応付
けの仕方である。しかし、既に部分回路網８４ないし１
００の相互の接続を顧慮するより複雑な解決策も考えら
れる。外に位置する群３６は占められない。なぜなら
ば、外に位置する延長された短接続線３７はこれらの群
の接続に役立てられず、他の仕方で必要とされるからで
ある。この他の仕方での使用は後でまた説明される。
【００６３】個々の群３６への部分回路網８４ないし１
００の対応付けの際のより複雑な解決策の例は、回路網
９８を最も外側の右の群３６のなかに配置することにあ
る。すなわちこの回路網は単一の出力端としてプロセス
出力端Ａ４を有する。しかしこのプロセス出力端は直接
に入力／出力‐ブロックの上に置かれ得よう。こうし
て、延長された短接続線３７もその他のグローバルな接
続資源も必要とされないであろう。
【００６４】群３６への部分回路網８４ないし１００の
対応付けの後に内部の電気的接続が決定される。この際
に先ず可能なかぎり論理ブロック３１の間の直接の接続
が利用しつくされる。交通信号回路のいまの例ではこの
ことはごくわずかであり、たいていは部分回路網８４な
いし９１のマーカー出力端のみがそれぞれすぐ次の回路
網にさらに接続され得る。このことさえいまの場合には
有意義でない。なぜならば、個々の部分回路網の出力信
号は他の仕方でも必要とされ、従ってまたあらゆる場合
にグローバルな接続に帰せられなければならないからで
ある。
【００６５】最初のものとして、制御すべきプロセスか
らの、またそれへの入力および出力信号、すなわち入力
信号Ｅ０ないしＥ２および出力信号Ａ１ないしＡ４が接
続される。可能なかぎり、入力および出力信号は直接に
水平の長接続線３２を介して延長された短接続線３７の
最も外側のものに供給される。たとえば３つの信号を接
続すべきであるが２つの水平の長接続線３２しか利用で
きないために水平の長接続線３２が既に占められている
場合には、信号は先ず垂直な長接続線３３または垂直な
短接続線３７の上に置かれる。次いでそれらは論理ブロ
ック３１の他の列に対応付けられている長接続線３２を
介して論理フィールドの縁に導かれる。論理フィールド
の縁において入力および出力信号は延長された短接続線
３７により、たとえば論理的入力信号Ｅ０が物理的プロ
セス入力端Ｅ０に接続されているようにさらに接続され
る。
【００６６】個々の回路網８４ないし１００の残留する
内部の入力端および出力端の簡単な計数により、部分回
路網８４ないし１００の入力端および出力端を垂直に互
いに接続するために、例外なしに常に部分回路網８４な
いし１００の間の５つの延長された短接続線で十分であ
ることが判明する。個々の場合に５つよりも多い導線が
必要とされる場合には、完全な接続のために垂直な長接
続線３３、好ましくは先ず長接続線３３の中断可能なも
のに帰せられよう。
【００６７】このような計数によりさらに、いまや１３
の異なる信号、すなわち８つのマーカー信号Ｍ０ないし
Ｍ７、２つのタイマー信号Ｔ１およびＴ２ならびに部分
回路網９０から部分回路網８９へ、部分回路網９３から
部分回路網９９へ、また部分回路網９４から部分回路網
１００への３つの内部信号のみが論理フィールドのなか
で導かれればよいことが判明する。
【００６８】いまやしかし、この内部接続が容易に可能
であることは明らかである。すなわち簡単に次々と内部
の出力信号がその生起の順序で３つの中央の短接続ヨー
ク４３の両外側のものに与えられる。これにより１０の
内部信号が全体の論理フィールドのなかで取り出し可能
である。それらはそれによってどこでも内部の入力信号
として利用され得る。
【００６９】３つのなお接続すべき内部の出力信号は水
平な長接続線３２の３つに与えられ、従ってそれらは同
じく、それらが必要とされるところで取り出され得る。
これらの３つの信号の１つが群３６の上側の列に出力信
号として生ずるけれども、群３６の下側の列で必要とさ
れるような場合には、この問題は下記のように解決され
る。そのつどの内部出力信号が論理フィールドの上半分
のなかの水平な長接続線３２の１つに与えられ、この水
平な長接続線３２が垂直な長接続線３３と接続され、ま
た垂直な長接続線３３が論理フィールドの下半分のなか
に配置されている水平な長接続線３２と接続される。こ
れによりこの信号は論理フィールドの下半分のなかでも
利用され得る。
【００７０】類似の過程が、自明のように、内部信号が
論理フィールドの下半分のなかで発生されるが、上半分
のなかで入力信号として必要とされるときにも進行す
る。
【００７１】さらに、論理フィールドのなかの回路網８
４ないし１００の先を見越す配置の際には内部信号の３
つが直接に接続され得るので、その後になお残留する１
０の内部信号に対して短接続ヨーク４３の両外側のもの
で十分である。
【００７２】上記の３つの内部信号はすなわちそれぞれ
１回のみ出力信号として、すなわち部分回路網９０、９
３および９４のなかに生じ、また同じく１回のみ入力信
号として、すなわち部分回路網８９、９９および１００
により必要とされる。すなわち部分回路網９０および８
９、９３および９９ならびに９４および１００はそれぞ
れ直接に相前後して配置されるならば、これらの信号は
直接に論理ブロック３１のすぐ隣の接続線を介して互い
に接続され得る。また、そのつどの部分回路網対の間に
位置する延長された短接続線３７を介しての接続も可能
である。両方の場合に水平な接続線３２、４１、４２、
４３は必要とされない。それによってこれらの接続線は
他の仕方で利用され得る。
【００７３】タイムカウンタ９９、１００のクロッキン
グのために論理フィールドのなかで１ｍｓ、１０ｍｓ、
１００ｍｓおよび１ｓｅｃのシステムクロックが準備さ
れる。これは下記の仕方で行われる。
【００７４】ＡＳＩＣデザインツールを用いてこのため
にコンパイラー作成者により前もって、外部から入結合
される任意のシステムクロックをその元の周波数の１／
１０、１／１００および１／１０００に逓減する分周器
段が作成される。以下では分周器マクロと呼ばれるこの
マクロはその際に、それが論理ブロック３１の両中央の
これまでに利用されない列ならびにこれらの論理ブロッ
クの間の直接の接続しか必要としないように作成され
る。ＦＰＧＡの（システム）プログラミングのこの部分
は固定しており、また変化しない。論理モジュール１０
の外側から入力／出力‐バッファの１つを介して１ｍｓ
のクロックが直接にこの分周器マクロに入結合される。
【００７５】１、１０、１００および１０００ｍｓの４
つのＦＰＧＡ内部システムクロックはたとえば、論理ブ
ロック３１の両中央の列に対応付けられている４つの水
平な長接続線の各１つに割り当てられる。これらの４つ
のタイムクロックはそれによって全論理フィールドのな
かに準備されており、またそれに応じて取り出され得
る。システムクロックのどれがタイムカウンタ９９、１
００に接続されるかは、コンパイラーに対して入力変数
ＫＴｘ．ｙの記号から判明する。ｘは通常の規則に従っ
てカウントすべきクロックサイクルの数を示し、またｙ
はタイムユニットに対するコードを示す。すなわち２０
０．１はたとえば、コード１、すなわち１００ｍｓを有
するクロックの２００サイクルがカウントすべきである
ことを意味する。その結果、タイムカウンタ１００は２
００×１００ｍｓ＝２０ｓｅｃをカウントする。
【００７６】制御プログラムの正常な進行のためには通
常の場合に論理モジュール１０、１０’および中央ユニ
ット２が作動の間にもデータを互いに交換しなければな
らない。たとえば、論理モジュール１０のパラメータ設
定が作動の間に変更されるべきであることがあり得る。
さらに中央ユニット２は少なくとも一時的に論理モジュ
ール１０（または１０’）の現在の状態に関して報知さ
れるべきであろう。しかしプロセッサ６および論理モジ
ュール１０、１０’は互いに同期化されていない。従っ
てデータ持続の問題が生ずる。この問題は、プロセッサ
６と論理モジュール１０、１０’との間のデータトラヒ
ックが直列に行われることにより一層増大される。直列
のデータトラヒックは、さもなければ論理モジュール１
０、１０’のあまりに多いピンがプロセッサ６とのデー
タトラヒックのために必要とされるであろうから、必要
である。
【００７７】この問題は、ユーザーに別の機能マクロが
使用可能にされることにより解決される。これらの機能
マクロは、入力または出力データの中間記憶の役割をす
るシフトレジスタならびに作業メモリを実現する。その
際に先ず新たに入力すべきデータがプロセッサ６からた
とえば論理モジュール１０の書込み中間メモリのなかへ
書込まれる。この時間の間、中間メモリのなかに記憶さ
れた値は確かに論理モジュール１０のなかに存在する
が、最初は使用されない。なぜならば、それらは最初は
まだレリーズされないからである。固有の命令により次
いで、新たに論理モジュール１０のなかに書込まれた値
が中間メモリから作業メモリに受け渡される。同時に、
論理モジュール１０から読出すべき値が他のいわゆる読
出し中間メモリに読入れられる。次いでデータが直列に
これらの読出し中間メモリからプロセッサ６のなかに読
出される。
【００７８】図２５にはこのようなデータサイクルの例
が示されている。いまの場合にはすべての必要とされる
信号の伝達のために５つの導線が必要とされる。その際
に導線上で下記の情報が伝達される。
【００７９】導線ＲＷの信号レベルが零である間は、デ
ータは書込み中間メモリのなかに書込まれ得る。導線Ｒ
Ｗの信号レベルが１である間は、データは読出し中間メ
モリから読出され得る。すべての中間メモリは、それら
が導線ＲＷの立ち上がり信号エッジでトリガされている
ように導線ＲＷに接続されている。トリガ時点で一方で
はデータが書込み中間メモリから作業メモリに受け渡さ
れる。他方ではデータは論理ブロック３１からそのため
に設けられている書込み中間メモリに受け渡される。
【００８０】信号ＰＡ１およびＰＡ２はアドレス信号で
ある。アドレス信号ＰＡ１およびＰＡ２により最大各３
つの書込み中間メモリおよび読出し中間メモリがアドレ
ス指定され得る。理論的に可能な第４のメモリ（２信号
＝２2 ＝４アドレス指定可能性）は使用されなくてよ
い。すなわちこれらのレベルは、データが読出しまたは
書込みをされないときに、論理モジュール１０に与えら
れる。従ってこれらのアドレス、たとえば二重零は使用
されなくてよい。
【００８１】ＣＬＫはクロックである。ＣＬＫが１であ
れば、それぞれ呼出された中間メモリが新しいビットの
読入れまたは読出しを行う。
【００８２】ＤＡＴＡは情報自体が伝送されるデータ線
である。いまの例では（純粋に偶然に）１のみが伝送さ
れる。
【００８３】簡単な考察に基づいて、中間メモリの読出
しまたは書込みのために少なくとも４つの導線、すなわ
ち導線ＲＷ、ＣＬＫ、ＤＡＴＡならびに少なくとも１つ
のアドレス線が必要とされることが判明する。これらの
４つの信号は３つの短接続ヨーク４３の中央のこれまで
に使用されないものに与えられる。それによりこれらの
４つの信号は全論理モジュール１０を横断して利用され
る。そもそもパラメータが書込みおよび読出しをされて
いない場合には、３つの短接続ヨーク４３の中央のもの
も群３６の内部接続のために利用される。
【００８４】３つよりも多い読出し中間メモリまたは書
込み中間メモリをアドレス指定すべき場合には、別のア
ドレス信号ＰＡ３、ＰＡ４などが論理モジュール１０に
与えられる。これらの追加的なアドレス信号は通常の場
合、２つの水平な長接続線３２に与えられ、その際に長
接続線３２の一方は論理フィールドの上半分に、また他
方は論理フィールドの下半分に配置されている。
【００８５】追加的なメモリマクロの形成が論理フィー
ルド容量を必要とすることは言うまでもない。これらの
論理フィールド容量はもちろん他の仕方ではもはや利用
されない。
【００８６】上記のメモリマクロは、タイマーと同じ
く、前もってコンパイラー作成者によりＡＳＩＣデザイ
ンツールを用いて作成されている。その際にコンパイラ
ー作成者にはその一般的な専門知識の範囲内で、いかに
してシフトレジスタを、それぞれみが呼出されるように
アドレス線により駆動すべきかは知られている。従っ
て、このようなメモリ構成は本発明の範囲内でこれ以上
に説明する必要はない。
【００８７】それによっていま、ＦＰＧＡ構造へのＳＰ
Ｓプログラムの迅速かつ簡単な変換のためのすべてのス
テップが知られている。いまや知られている内部の電気
的接続およびいまや同じく求められた個々の論理ブロッ
ク３１のプログラミングはそれ自体は公知の仕方で、論
理フィールドが所望の全体挙動、ここでは交通信号制御
を実現するように論理フィールドに与えられる。さらに
ユーザーは論理フィールドの利用度に関する報知、また
は実現が可能でない場合にはそのことに関する報知、な
らびになぜ実現が可能でなかったか、たとえば接続リザ
ーブがもはや利用できないことに関する情報を受ける。
【００８８】いまの場合に実施例として選ばれた交通信
号制御はもちろん他の制御過程のように時間臨界的では
ない。しかし、それは、この簡単な例により原理的な進
行の仕方を説明し得るので選ばれた。
【００８９】結果として、それによって、確かに最適に
は利用しつくされないが、そのプログラミングが迅速か
つ簡単に、かつなかんずくＳＰＳユーザーに親しまれて
いる仕方で行われるプログラミング可能な論理フィール
ドが生ずる。
【図面の簡単な説明】
【図１】モジュール構成のメモリプログラミング可能な
制御装置の多くのアセンブリ。
【図２】入力／出力‐アセンブリの内部構成。
【図３】入力端と出力端との間の接続。
【図４】入力／出力‐アセンブリの構造。
【図５】プログラミング可能な論理フィールドの内部構
造。
【図６】論理ブロックの構成。
【図７】交通信号施設の形態での例として解決すべき課
題。
【図８】交通信号施設制御の付属の回路技術的実現。
【図９】交通信号施設制御の付属の回路技術的実現。
【図１０】交通信号施設制御の付属の回路技術的実現。
【図１１】交通信号施設制御の付属の回路技術的実現。
【図１２】交通信号施設制御の付属の回路技術的実現。
【図１３】交通信号施設制御の付属の回路技術的実現。
【図１４】交通信号施設制御の付属の回路技術的実現。
【図１５】交通信号施設制御の付属の回路技術的実現。
【図１６】交通信号施設制御の付属の回路技術的実現。
【図１７】交通信号施設制御の付属の回路技術的実現。
【図１８】交通信号施設制御の付属の回路技術的実現。
【図１９】交通信号施設制御の付属の回路技術的実現。
【図２０】交通信号施設制御の付属の回路技術的実現。
【図２１】交通信号施設制御の付属の回路技術的実現。
【図２２】内部の電気的接続の事前決定。
【図２３】内部の電気的標準‐接続の例。
【図２４】環境プログラミング可能な論理フィールドの
なかでの予め与えられた全体挙動の実現。
【図２５】論理モジュールとプロセッサとの間の通信の
概要。
【符号の説明】
１ 電流供給部 ２ 中央ユニット ３、３’ 入力／出力‐アセンブリ ４ 周辺ユニット ５、１６ バス ６、１１ プロセッサ ７、２７ インタフェース ８、８’ 入力端 ９、９’ 出力端 １０、１０’ 論理モジュール １２、１２’ スタティックメモリ １３’ ユーザーモジュール １４、１４’ 入力フィルタ １５、１５’ 出力ドライバ １７、２９ 制御線 ２０、２１ ラッチ ２２ 論理スイッチ ２３ 導線 ２４ クロックされる要素 ２５ モジュール構成のアセンブリ保持体 ２６ ユーザーモジュールに対する穴 ２８ａ、２８ｂ サブ‐Ｄ‐差し込み接触部 ３１ 論理ブロック ３２、３３ 長接続線 ３４ スイッチマトリックス ３５ 短接続線 ３６ 論理ブロックの群 ３７ 延長された短接続線 ４１〜４３ 短接続ヨーク ８１、８２ 論理ゲート ８３、３１３、３１４ フリップフロップ ８４〜１００ 回路網 ３１０ 組み合わせ論理ブロック ３１１ 論理ブロックの入力端 ３１２ 組み合わせ論理ブロックの出力端 ３１５ 直接のフリップフロップ入力端 ３１６ 論理ブロックの出力端 Ｅ０、Ｅ１、Ｅ２、Ｅ７ 入力端 Ａ０〜Ａ４、Ａ７ 出力端 Ｓ０、Ｓ１、Ｓ２ スイッチ Ｈ１〜Ｈ４ 交通信号灯 Ｍ０〜Ｍ７ 状態またはマーカー Ｔ１、Ｔ２、ＫＴ１００．１、ＫＴ２００．１ 時間
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０５Ｂ 19/02 Ｗ Ｇ０６Ｆ 13/00 19/00 Ｇ０６Ｆ 15/46 (72)発明者 クリストフ ウオムバツヒアー ドイツ連邦共和国 8450 アンベルク ハ ンマーマイスターシユトラーセ 23 (72)発明者 マンフレート プレヒトル ドイツ連邦共和国 8470 ナブルク シユ ワルツアツヒアーシユトラーセ 40 (72)発明者 アンドレ レンゲマン ドイツ連邦共和国 8459 エデルスフエル ト オベルンドルフ １

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 プロセス制御要素、たとえばセンサまた
    は操作端を接続するための複数の入力端（８）および出
    力端（９）を有する、特に包装およびラベリング機械に
    対するメモリプログラミング可能な制御装置において、
    少なくとも１つの出力端（ＡＯ）をその対応する入力端
    （ＥＯ）と接続する内部接続を有する少なくとも１つの
    論理モジュール（１０）を含んでいることを特徴とする
    メモリプログラミング可能な制御装置。
  2. 【請求項２】 論理モジュール（１０）が並列処理を行
    うように構成されていることを特徴とする請求項１記載
    の制御装置。
  3. 【請求項３】 論理モジュール（１０）の内部接続がプ
    ログラミング可能かつ特に再プログラミング可能である
    ことを特徴とする請求項１または２記載の制御装置。
  4. 【請求項４】 論理モジュール（１０）が、その内部接
    続を決定する条件を記憶するための好ましくはスタティ
    ックなメモリ（１２）を有することを特徴とする請求項
    １ないし３の１つに記載の制御装置。
  5. 【請求項５】 論理モジュール（１０）がプログラミン
    グ可能な論理フィールド（ＦＰＧＡ）であることを特徴
    とする請求項１ないし４の１つに記載の制御装置。
  6. 【請求項６】 少なくとも１つのプロセッサ（６）およ
    びプロセッサと接続されているバス（５）を有し、その
    際に入力端（８）および出力端（９）が論理モジュール
    （１０）ともバス（５）とも、同時にも、接続可能であ
    ることを特徴とする請求項１ないし５の１つに記載の制
    御装置。
  7. 【請求項７】 プロセッサ（６）が少なくとも１つの制
    御線（１７）を介して論理モジュール（１０）と接続さ
    れていることを特徴とする請求項６記載の制御装置。
  8. 【請求項８】 論理モジュール（１０’）の内部接続を
    決定する少なくとも１つのユーザーメモリ（１３’）を
    有することを特徴とする請求項１ないし７の１つに記載
    の制御装置。
  9. 【請求項９】 論理モジュール（１０）がクロック信号
    に対する少なくとも１つの端子（１７）を有することを
    特徴とする請求項１ないし８の１つに記載の制御装置。
  10. 【請求項１０】 入力端（８）が入力フィルタ（１４）
    を介して、また出力端（９）が出力ドライバ（１５）を
    介して論理モジュール（１０）と接続されていることを
    特徴とする請求項１ないし９の１つに記載の制御装置。
  11. 【請求項１１】 モジュール構成にされており、また論
    理モジュール（１０）が入力／出力アセンブリ（３）の
    なかに配置されていることを特徴とする請求項１ないし
    １０の１つに記載の制御装置。
  12. 【請求項１２】 入力／出力アセンブリ（３）がユーザ
    ーメモリ（１３’）に対する差し込み場所（２６）を有
    することを特徴とする請求項８または１１記載の制御装
    置。
  13. 【請求項１３】 アセンブリ（３）がデータ入力／出力
    装置、たとえばプログラミング装置を接続するためのイ
    ンタフェース（２７）を有することを特徴とする請求項
    １１または１２記載の制御装置。
  14. 【請求項１４】 アセンブリ（３）がプロセス制御要素
    を接続するための多極の差し込み接触部（２８ａ、２８
    ｂ）を有することを特徴とする請求項１１ないし１３の
    １つに記載の制御装置。
  15. 【請求項１５】 請求項１ないし１４の１つに記載のメ
    モリプログラミング可能な制御装置を作動させるための
    方法において、少なくとも１つの入力信号が論理モジュ
    ール（１０）のなかに読入れられ、またそこで、論理モ
    ジュール（１０）から入力信号と対応する出力信号が出
    力可能であるように処理されることを特徴とするメモリ
    プログラミング可能な制御装置の作動方法。
  16. 【請求項１６】 読入れ、処理および出力がクロックさ
    れていることを特徴とする請求項１５記載の方法。
  17. 【請求項１７】 入力信号がフィルタされ、特にはねか
    えり防止されることを特徴とする請求項１５または１６
    記載の方法。
  18. 【請求項１８】 論理モジュール（１０）がプロセッサ
    （６）と少なくとも１つの導線（１７）を介してデータ
    を交換することを特徴とする請求項１５ないし１７の１
    つに記載の方法。
  19. 【請求項１９】 論理モジュール（１０）のプログラミ
    ングを検査するため少なくとも入力端（８）および出力
    端（９）がバス（５）と接続されることを特徴とする請
    求項１５ないし１８の１つに記載の方法。
  20. 【請求項２０】 論理モジュール（１０）とバス（５）
    とのデータトラヒックが論理モジュール（１０）に対応
    付けられているプロセッサ（１１）を介して行われるこ
    とを特徴とする請求項１５ないし１９の１つに記載の方
    法。
  21. 【請求項２１】 ユーザーにより自由に決定可能な内部
    の電気的接続により互いにまたフィールドと接続可能で
    ある論理ブロック（３１）の少なくとも二次元の配置か
    ら成るプログラミング可能な論理フィールドの計算機制
    御による内部の電気的接続のためのプログラミング方法
    において、 予め与えられた機能的全体挙動から、たとえばメモリプ
    ログラミング可能な制御装置に対する予め与えられた機
    能的回路図、特に機能図に基づいて、予め与えられた機
    能的全体挙動を実現する論理フィールドの内部の電気的
    構成、すなわち接続および場合によっては論理機能が決
    定され、 こうして決定された内部の電気的構成、すなわち接続お
    よび場合によっては論理機能が論理フィールドに書込ま
    れ、 また予め与えられた機能的全体挙動に無関係に内部の電
    気的接続の決定の際に原理的に自由に決定可能な内部の
    電気的接続の一部分が固定的に予め与えられることを特
    徴とするプログラミング方法。
  22. 【請求項２２】 論理ブロック（３１）が内部の電気的
    接続の固定的に予め与えられた部分により、少なくとも
    部分的に等しい構成を有する群（３６）に分割されるこ
    とを特徴とする請求項２１記載の方法。
  23. 【請求項２３】 予め与えられた機能的全体挙動が、少
    なくとも部分的に論理ブロック（３１）の各１つの群
    （３６）のなかで実現されている部分機能（８４〜１０
    ０）に分解されることを特徴とする請求項２２記載の方
    法。
  24. 【請求項２４】 標準‐部分機能（９９、１００）、特
    に複雑な標準‐部分機能（９９、１００）に対して、内
    部の電気的標準‐構成、すなわち接続および場合によっ
    ては論理機能が予め与えられ得ることを特徴とする請求
    項２２または２３記載の方法。
  25. 【請求項２５】 標準‐部分機能（９９、１００）が論
    理ブロック（３１）の１つよりも多い群（３６）により
    実現可能であることを特徴とする請求項２４記載の方
    法。
  26. 【請求項２６】 論理ブロック（３１）の群（３６）の
    なかで実現可能である部分機能（８４〜９８）および標
    準‐部分機能（９９、１００）が、論理ブロック（３
    １）の群（３６）のなかでの一括が実現可能であるかぎ
    り、一括されることを特徴とする請求項２３または２４
    記載の方法。
  27. 【請求項２７】部分機能（８４〜９８）および（また
    は）標準‐部分機能（９９、１００）および（または）
    これらの一括が論理ブロック（３１）の群（３６）に対
    応付けられ、 固定的に予め与えられた内部の電気的接続の顧慮のもと
    に、論理ブロック（３１）の群（３６）を、予め与えら
    れた機能的全体挙動が実現されるように、互いに接続す
    る内部の電気的接続が確定され、 こうして求められた電気的接続が、好ましくは固定的に
    予め与えられた内部の電気的接続と一緒に、論理フィー
    ルドに書込まれることを特徴とする請求項２３ないし２
    ６の１つに記載の方法。
  28. 【請求項２８】 長距離接続（３２、３３）および短距
    離接続（３５）を有する論理フィールドにおいてプロセ
    ス入力端およびプロセス出力端への電気的接続が少なく
    とも部分的に長距離接続（３２、３３）を介して行われ
    ることを特徴とする請求項２７記載の方法。
  29. 【請求項２９】 長距離接続（３２、３３）および短距
    離接続（３５）を有する論理フィールドにおいて内部の
    電気的接続が可能なかぎり短距離接続（３５）を介して
    行われ、また短距離接続（３５）を介しては実現可能で
    ない内部の電気的接続のみが長距離接続（３２、３３）
    を介して行われることを特徴とする請求項２７または２
    ８記載の方法。
  30. 【請求項３０】 長距離接続（３２、３３）が部分的に
    中断可能であり、また内部の電気的接続が、内部の電気
    的接続が中断可能な長距離接続（３２、３３）を介して
    実現可能でないときに初めて中断可能でない長距離接続
    （３２、３３）を介して行われることを特徴とする請求
    項２９記載の方法。
  31. 【請求項３１】 機能的全体挙動がメモリプログラミン
    グ可能な制御装置に対するプログラミング言語で予め与
    えられることを特徴とする請求項２１ないし３０の１つ
    に記載の方法。
  32. 【請求項３２】 機能的全体挙動がグラフィックなプロ
    グラミング言語で予め与えられることを特徴とする請求
    項２１ないし３１の１つに記載の方法。
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