JPH01244548A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH01244548A JPH01244548A JP63071426A JP7142688A JPH01244548A JP H01244548 A JPH01244548 A JP H01244548A JP 63071426 A JP63071426 A JP 63071426A JP 7142688 A JP7142688 A JP 7142688A JP H01244548 A JPH01244548 A JP H01244548A
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- 238000010586 diagram Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101000941450 Lasioglossum laticeps Lasioglossin-1 Proteins 0.000 description 1
- 101100352374 Oryza sativa subsp. japonica PLA3 gene Proteins 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
ＤＭＡ転送などに用いられるマイクロプログラムを制御
するマイクロプログラム制御装置に関し、マイクロプロ
グラムのデバッグを容易にすることを目的とし、 制御信号入出力切換信号により内部のプログラム起動信
号と外部入カプログラム起動信舅の一方を切換出力する
切換手段と、該切換手段の出力１０グラム起動信号に基
づきマイクロプログラムが格納されたメモリのマイクロ
アドレスを生成し、該マイクロアドレスを該メモリへ供
給するマイクロアドレス生成手段とより構成し、またア
ドレスバス用途切換信号により、前記マイクロアドレス
生成手段により生成されたマイクロアドレスと、外部入
力マイクロアドレスの一方を選択出力してメモリに供給
するか又はそのマイク［Ｊアドレスを外部へ出力する選
択手段を設置プるよう構成する、。
するマイクロプログラム制御装置に関し、マイクロプロ
グラムのデバッグを容易にすることを目的とし、 制御信号入出力切換信号により内部のプログラム起動信
号と外部入カプログラム起動信舅の一方を切換出力する
切換手段と、該切換手段の出力１０グラム起動信号に基
づきマイクロプログラムが格納されたメモリのマイクロ
アドレスを生成し、該マイクロアドレスを該メモリへ供
給するマイクロアドレス生成手段とより構成し、またア
ドレスバス用途切換信号により、前記マイクロアドレス
生成手段により生成されたマイクロアドレスと、外部入
力マイクロアドレスの一方を選択出力してメモリに供給
するか又はそのマイク［Ｊアドレスを外部へ出力する選
択手段を設置プるよう構成する、。
本発明はマイクロプログラム制御装置に係り、特にｌ）
ＭＡ（ダイレフ１−・メモリ・アクセス）転送などに用
いられるマイクロプログラムを制御づるマイク［ｌプロ
グラム制御装置に関する。
ＭＡ（ダイレフ１−・メモリ・アクセス）転送などに用
いられるマイクロプログラムを制御づるマイク［ｌプロ
グラム制御装置に関する。
（従来の技術）
ＤＭＡコン１〜ローラは中火処理装置（ＣＰＵ）がバス
をアクレスしていない期間やＣ［）Ｕの停止期間に、入
出力装置とメモリ間、メモリーメモリ間などでＣＰＵを
介さずにハードウェアによってデータの転送を行なうＤ
ＭＡ転送を制御する装置で、バスの制御権をＣＰＵと調
停しながら、通常のメ七りや入出力装置の入出力サイク
ルと同様のタイミングでＤＭＡ転送の制御を実現する。
をアクレスしていない期間やＣ［）Ｕの停止期間に、入
出力装置とメモリ間、メモリーメモリ間などでＣＰＵを
介さずにハードウェアによってデータの転送を行なうＤ
ＭＡ転送を制御する装置で、バスの制御権をＣＰＵと調
停しながら、通常のメ七りや入出力装置の入出力サイク
ルと同様のタイミングでＤＭＡ転送の制御を実現する。
このＤＭＡ−］ンｌ−Ｄ−ラはその内部にマイクロブ［
］ダラムを格納しており、通常は大規模集積回路（Ｉｓ
Ｉ）化されている。かかるＤＭＡコン１〜ローラ（ＤＭ
ＡＣ）などのように、内部にマイク［１プログラムが格
納されているり、 Ｓ Ｉは近年、益々高密度、高集積
化が図られ、それに伴い多機能化が実現されるようにな
ってぎた。
］ダラムを格納しており、通常は大規模集積回路（Ｉｓ
Ｉ）化されている。かかるＤＭＡコン１〜ローラ（ＤＭ
ＡＣ）などのように、内部にマイク［１プログラムが格
納されているり、 Ｓ Ｉは近年、益々高密度、高集積
化が図られ、それに伴い多機能化が実現されるようにな
ってぎた。
しかるに、以１−の多機能化に従ってマイクロプログラ
ムが複ｌｊ４＋化し、プログラミング量が飛躍的に増大
するに至った。しかし、従来はマイクロプログラムが複
雑でなかったので、ＬＳＩそのものを試験することで足
りていたが、」−記の如く、プログラミング量が莫大な
マイクロプログラムを有するり、ＳＩに対しては従来方
法ではマイクロブ［Ｊグラムのデバッグが困難であった
。
ムが複ｌｊ４＋化し、プログラミング量が飛躍的に増大
するに至った。しかし、従来はマイクロプログラムが複
雑でなかったので、ＬＳＩそのものを試験することで足
りていたが、」−記の如く、プログラミング量が莫大な
マイクロプログラムを有するり、ＳＩに対しては従来方
法ではマイクロブ［Ｊグラムのデバッグが困難であった
。
本発明は上記の点に鑑みてなされたもので、マイクロプ
ログラムのデバッグを容易に覆ることができるマイクロ
プログラム制ｍ装置を提供することを目的とする。
ログラムのデバッグを容易に覆ることができるマイクロ
プログラム制ｍ装置を提供することを目的とする。
上記目的達成のために、本発明は第１Ａ図又は第１Ｂ図
に示す如き構成としたものである。本願第１発明は第１
Ａ図に示す如く、切換手段１．マイクロアドレス生成手
段２よりなり、マイクロアドレス生成手段２のマイクロ
アドレスはメモリ３に供給される。
に示す如き構成としたものである。本願第１発明は第１
Ａ図に示す如く、切換手段１．マイクロアドレス生成手
段２よりなり、マイクロアドレス生成手段２のマイクロ
アドレスはメモリ３に供給される。
切換手段１は制御信号入出力切換信号ＦＭ０゜１により
内部のプログラム起動信号と外部入力プログラム起動信
号の一方を切換出力する。マイクロアドレス生成手段２
は切換手段１の出力プログラム起動信号に基づぎ、マイ
クロブ「１グラムが格納されＩＪメモリ３０マイクロア
ドレスを生成する。
内部のプログラム起動信号と外部入力プログラム起動信
号の一方を切換出力する。マイクロアドレス生成手段２
は切換手段１の出力プログラム起動信号に基づぎ、マイ
クロブ「１グラムが格納されＩＪメモリ３０マイクロア
ドレスを生成する。
また、本願第２発明は第１Ｂ図に示す如く、マイクロア
ドレス生成手段２とメモリ３との間に選択手段４を設け
たものである。選択手段４はアドレスバス用途切換信号
（Ｍ２〜ＭＯ）により、マイクロアドレス生成手段３か
らのマイクロアドレスと外部入力マイクロアドレスの一
方を選択出力するか、メモリ３へ供給されるマイクロア
ドレスを外部へ出力する。
ドレス生成手段２とメモリ３との間に選択手段４を設け
たものである。選択手段４はアドレスバス用途切換信号
（Ｍ２〜ＭＯ）により、マイクロアドレス生成手段３か
らのマイクロアドレスと外部入力マイクロアドレスの一
方を選択出力するか、メモリ３へ供給されるマイクロア
ドレスを外部へ出力する。
第１Ａ図において、切換手段１より取り出されたプログ
ラム起動信号に基づ゛いてマイクロアドレス生成手段２
で生成されたマイクロアドレスがメモリ３に供給される
ので、このメモリ３からはマイクロプログラムの実行に
よるデータが読み出される。
ラム起動信号に基づ゛いてマイクロアドレス生成手段２
で生成されたマイクロアドレスがメモリ３に供給される
ので、このメモリ３からはマイクロプログラムの実行に
よるデータが読み出される。
従って、制御信号入出力切換信号ＴＭ０．１により外部
入力プログラム起動信号を切換手段１がら出力させ、か
つ、その外部入力プログラム起動信号を所定レベルの期
間中マイクロプログラムを起動する起動信号としたとぎ
は、マイクロプログラムのシングルステップ動作が可能
になる。
入力プログラム起動信号を切換手段１がら出力させ、か
つ、その外部入力プログラム起動信号を所定レベルの期
間中マイクロプログラムを起動する起動信号としたとぎ
は、マイクロプログラムのシングルステップ動作が可能
になる。
また、第１Ｂ図において、選択手段４はアドレスバス用
途切換信号Ｍ２〜ＭＯによりメモリ３へのマイクロアド
レスの入出力を制御することができるため、メモリ３へ
外部入力マイクロアドレスを選択出力する場合は、マイ
クロプログラムを任意のアドレスから起動可能になる。
途切換信号Ｍ２〜ＭＯによりメモリ３へのマイクロアド
レスの入出力を制御することができるため、メモリ３へ
外部入力マイクロアドレスを選択出力する場合は、マイ
クロプログラムを任意のアドレスから起動可能になる。
また、選択手段４がメモリ３へ供給されるマイクロアド
レスを外部へ選択出力する場合は、外部でマイクロプロ
グラムの流れをモニタできることになる。
レスを外部へ選択出力する場合は、外部でマイクロプロ
グラムの流れをモニタできることになる。
第２図は本発明装置の一実施例のブロック図を示す。同
図中、６はリクエストハンドラ（Ｒユニット）、７はマ
イクロユニット（Ｍユニット）、８はデータハンドラ（
Ｄユニット）である。前記切換手段１はＲユニット６の
内部回路で実現され、残りのマイクロアドレス生成手段
２．メモリ３及び選択手段４は夫々Ｍユニット７の内部
回路で実現される。
図中、６はリクエストハンドラ（Ｒユニット）、７はマ
イクロユニット（Ｍユニット）、８はデータハンドラ（
Ｄユニット）である。前記切換手段１はＲユニット６の
内部回路で実現され、残りのマイクロアドレス生成手段
２．メモリ３及び選択手段４は夫々Ｍユニット７の内部
回路で実現される。
Ｒユニット６は通常、外部からの転送要求信号ＲＥＱＯ
〜３に応じて内部要求信号（ＴＦＬＧＸ）やヂャネル信
号（ＲＣＨＯ〜３）を発生し、転送要求の優先順位の決
定や転送要求の各部への通知などを行なう。
〜３に応じて内部要求信号（ＴＦＬＧＸ）やヂャネル信
号（ＲＣＨＯ〜３）を発生し、転送要求の優先順位の決
定や転送要求の各部への通知などを行なう。
Ｍユニット７はその内部のメモリにマイクロプログラム
を格納しており、各種マイクロ命令（制御情報）を発生
し、Ｒユニット６及びＤユニット８へ出力する。本発明
は主としてこのＭユニット７の内部構成に特徴を有する
。
を格納しており、各種マイクロ命令（制御情報）を発生
し、Ｒユニット６及びＤユニット８へ出力する。本発明
は主としてこのＭユニット７の内部構成に特徴を有する
。
Ｄユニット８は通常、外部バス（アドレスバス。
データバス）とのやりとりをっがさどり、またＣＰＵ（
図示せず）のホールド要求なども発生する。
図示せず）のホールド要求なども発生する。
上記（７） Ｒユニット−６，Ｍユニット７及びＤユニ
ツ１−８はアドレスバス９．データバス１０．クロック
（ＣＬＫ）信号線などで互いに接続されており、これら
は第３図に示す如き、ＤＭＡコントローラ（ＤＭＡＣ＞
１１を構成している。
ツ１−８はアドレスバス９．データバス１０．クロック
（ＣＬＫ）信号線などで互いに接続されており、これら
は第３図に示す如き、ＤＭＡコントローラ（ＤＭＡＣ＞
１１を構成している。
ＤＭＡＣ１１はＬＳＩ化されており、その各ピンにはア
ドレス信号、データ、リード／ライト信号ＲＷＸなどが
従来と同様に入出力され、また内部レジスタをアクセス
するためのチップセレクト信号ＣＳＸ、外部からの転送
要求信号ＲＥＱＯ〜３、ＡＣＫ信号ＡＣＫＯ〜３．クロ
ックＣＬＫなどが入力又は出力されることは従来と同様
であるが、更にこのＤＭＡＣｌ １には以下説明する特
殊な信号ピンが設けられている。
ドレス信号、データ、リード／ライト信号ＲＷＸなどが
従来と同様に入出力され、また内部レジスタをアクセス
するためのチップセレクト信号ＣＳＸ、外部からの転送
要求信号ＲＥＱＯ〜３、ＡＣＫ信号ＡＣＫＯ〜３．クロ
ックＣＬＫなどが入力又は出力されることは従来と同様
であるが、更にこのＤＭＡＣｌ １には以下説明する特
殊な信号ピンが設けられている。
第３図において、ＥＴＭＯ，１は制御信号（ＴＦＬＧＸ
、０ＲＥＱＸ、ＲＣＩ−１）（７）入出力をコントロー
ルするための、制御信号入出力切換信号ＴＭ０．１が入
力される入力ピンである。
、０ＲＥＱＸ、ＲＣＩ−１）（７）入出力をコントロー
ルするための、制御信号入出力切換信号ＴＭ０．１が入
力される入力ピンである。
ＥＭ２〜ＥＭＯはアドレスバス９をマイクロアドレスの
入出力のために使用するのが、あるいは正規のＤＭＡ転
送のアドレス入出力のために使用するのかをコントロー
ルするための、アドレスバス用途切換信号Ｍ２〜ＭＯが
入力される入力ピンである。
入出力のために使用するのが、あるいは正規のＤＭＡ転
送のアドレス入出力のために使用するのかをコントロー
ルするための、アドレスバス用途切換信号Ｍ２〜ＭＯが
入力される入力ピンである。
また、ＥＴＦＬＧＸ及びＥＯＲＥＱＸは夫々マイクロプ
ログラム起動信号ＴＦＬＧＸ及び０ＲＥＱＸが入力され
る入力ピンである３、ここで、ＴＦＬＧＸ及び０ＲＥＱ
Ｘはいずれもマイクロプログラム起動信号であるが、Ｔ
ＦＬＧＸはこの信号が″Ｌ″レベルの期間中マイクロプ
ログラムが動作し続け、この信号が″Ｈ″レベルとなる
ことによりマイクロプログラムをウェイト状態とする。
ログラム起動信号ＴＦＬＧＸ及び０ＲＥＱＸが入力され
る入力ピンである３、ここで、ＴＦＬＧＸ及び０ＲＥＱ
Ｘはいずれもマイクロプログラム起動信号であるが、Ｔ
ＦＬＧＸはこの信号が″Ｌ″レベルの期間中マイクロプ
ログラムが動作し続け、この信号が″Ｈ″レベルとなる
ことによりマイクロプログラムをウェイト状態とする。
従って、この信号ＴＦＬＧＸによりマイクロプログラム
のシングルステップ動作が可能になる。
のシングルステップ動作が可能になる。
こむに対して、０ＲＥＱＸは１クロツクサイクルの幅を
もつ負極性のシングルパルスで、この信号が一旦入力さ
れるとマイクロプログラムが起動され、その動作を途中
で止めることはできす、マイクロプログラムの最後にあ
る］−ド゛マイクロエンド″を検出して得たマイクロ命
令が入力されるまでマイクロプログラムが走り続け、任
意の所でストップさせることはできない。これらマイク
ロブログラム起動信号丁Ｆ Ｌ Ｇ Ｘ及び０ＲＥＱＸ
はいずれか一方のみが使用されるようになっている。
もつ負極性のシングルパルスで、この信号が一旦入力さ
れるとマイクロプログラムが起動され、その動作を途中
で止めることはできす、マイクロプログラムの最後にあ
る］−ド゛マイクロエンド″を検出して得たマイクロ命
令が入力されるまでマイクロプログラムが走り続け、任
意の所でストップさせることはできない。これらマイク
ロブログラム起動信号丁Ｆ Ｌ Ｇ Ｘ及び０ＲＥＱＸ
はいずれか一方のみが使用されるようになっている。
更にＥ ＲＣｌ−（は動作ヂャネルを任意に設定Ｊるた
めの、ヂャネル信号ＲＣｌ−１が入力されるピンである
。
めの、ヂャネル信号ＲＣｌ−１が入力されるピンである
。
このＤＭＡＣ１１は上記の制御信号入出力切換信号ＴＭ
Ｏ，ＴＭＩの値に応じて、次表に示す如きモードとなる
よう構成されでいる。
Ｏ，ＴＭＩの値に応じて、次表に示す如きモードとなる
よう構成されでいる。
表１
ここで、ノーマルモードとは、ＤＭＡＣ１１が正規のＤ
ＭＡ転送を行なうときの動作七−ドである（以下同じ）
。
ＭＡ転送を行なうときの動作七−ドである（以下同じ）
。
また、ＤＭＡＣＩＩは前記アドレスバス用途切換信号Ｍ
２＝ＭＯの伯に応じて、次表に示す如き七−ドどなるよ
う構成されている。
２＝ＭＯの伯に応じて、次表に示す如き七−ドどなるよ
う構成されている。
表２
７ｊだし、上記表中Ｘ印は“′１″でも” ｏ ”でも
どちらでもよいことを示している。このアドレスバス用
途切換信号Ｍ２〜ＭＯは第２図に示ずようＩｃＤユニッ
１〜８を通してＭ３ニツ１〜７に供給される、２ 次にＲ」ニラ１〜Ｇの要部の一実施例について第４図と
共に説明する。同図中、１３はＲ３ニット６内部の０Ｒ
ＥＱＸ発生器で、その出力端はＤＭＡ０１１の外部ピン
ＦＯＲＥＱＸ及び後述のＡＮＤ回路１９に接続されてい
る。また、φ１及びφ２は外部入力クロックに基づいて
生成された２相の内部クロックを示す。１５はＤフリッ
プフロップ、１６及び１７は夫々クロックドインバータ
を尽す。
どちらでもよいことを示している。このアドレスバス用
途切換信号Ｍ２〜ＭＯは第２図に示ずようＩｃＤユニッ
１〜８を通してＭ３ニツ１〜７に供給される、２ 次にＲ」ニラ１〜Ｇの要部の一実施例について第４図と
共に説明する。同図中、１３はＲ３ニット６内部の０Ｒ
ＥＱＸ発生器で、その出力端はＤＭＡ０１１の外部ピン
ＦＯＲＥＱＸ及び後述のＡＮＤ回路１９に接続されてい
る。また、φ１及びφ２は外部入力クロックに基づいて
生成された２相の内部クロックを示す。１５はＤフリッ
プフロップ、１６及び１７は夫々クロックドインバータ
を尽す。
ピンＥＯＲＦＱＸに入来した前記マイクロプログラム起
動信号０ＲＦＱＸは、ノイスフィルタ１４により波形整
形された後Ｄフリップフロップ１５のデータ入力端子に
印加され、ここで内部クロックφ２に同期してラッチさ
れた後、り［１ツクドインバータ１６及び１７を夫々通
してＡＮＤ回路１８の一方の入力端子に供給される。
動信号０ＲＦＱＸは、ノイスフィルタ１４により波形整
形された後Ｄフリップフロップ１５のデータ入力端子に
印加され、ここで内部クロックφ２に同期してラッチさ
れた後、り［１ツクドインバータ１６及び１７を夫々通
してＡＮＤ回路１８の一方の入力端子に供給される。
他方、制御信号入出力切換信号ＴＭ１がＡＮＤ回路１８
の他方の入力端子に供給されると共に、インバータ２０
を通してＡＮＤ回路１９の他方の入力端子に供給される
。従って、ＡＮＤ回路１８及び１９のうち常に一方がグ
ー１〜「開」状態とされ、他方がゲート「開」状態どな
り、前記表１かられかるように、ノーマルモード時には
ＡＮＤ回路１９がゲート「開」状態となるからＡＮＤ回
路１９より○ＲＦＱＸ発生器１３よりの内部マイクロブ
ログラム起動信号○ＲＥＱＸが取り出され、他力、制御
信号出力モード及び制御信号人力モード時にはＡＮＤ回
路１８より外部入力マイクロプログラム起動信号０ＲＥ
ＱＸが取り出される。。
の他方の入力端子に供給されると共に、インバータ２０
を通してＡＮＤ回路１９の他方の入力端子に供給される
。従って、ＡＮＤ回路１８及び１９のうち常に一方がグ
ー１〜「開」状態とされ、他方がゲート「開」状態どな
り、前記表１かられかるように、ノーマルモード時には
ＡＮＤ回路１９がゲート「開」状態となるからＡＮＤ回
路１９より○ＲＦＱＸ発生器１３よりの内部マイクロブ
ログラム起動信号○ＲＥＱＸが取り出され、他力、制御
信号出力モード及び制御信号人力モード時にはＡＮＤ回
路１８より外部入力マイクロプログラム起動信号０ＲＥ
ＱＸが取り出される。。
ＡＮＤ回路１８又は１９Ｊ：り取り出されたマイクロプ
ログラム起動信号０ＲＥＱＸは２人力ＮＯＲ回路２１に
にり位相反転された後インバータ２２により再度位相反
転されて取り出される。
ログラム起動信号０ＲＥＱＸは２人力ＮＯＲ回路２１に
にり位相反転された後インバータ２２により再度位相反
転されて取り出される。
なお、もう一つのマイクロプログラム起動信号ＴＦＬＧ
Ｘについても第４図と同様構成の回路により、制御信号
入出力切換信号ＴＭ１に応じて外部人力ど内部で発生し
たマイクロプログラム起動信号ＴＦＩ ＧＸが夫々切換
えられる。このようにして切換出力されたマイクロプロ
グラム起動信号○ＲＥＱＸ、ＴＦＩ ＧＸはＲコニット
６からＭユニッ１へ７へ供給される。
Ｘについても第４図と同様構成の回路により、制御信号
入出力切換信号ＴＭ１に応じて外部人力ど内部で発生し
たマイクロプログラム起動信号ＴＦＩ ＧＸが夫々切換
えられる。このようにして切換出力されたマイクロプロ
グラム起動信号○ＲＥＱＸ、ＴＦＩ ＧＸはＲコニット
６からＭユニッ１へ７へ供給される。
次にこのＭユニット７の要部の構成の一実施例及び動作
について説明する。第５図はＭユニット７の要部の一実
施例の回路系統図を示す。図中、２４はコン１へロール
回路で、上記マイク［１プログラム起動信号０ＲＥＱＸ
及びＴＦＬＧＸが供給され、またヂャネル信号ＲＣｌ−
１０〜３が供給され、更にマイクロエンド検出信号μＥ
ＮＤが供給され、所定のタイミングでアドレスイネーブ
ル信号ＡＥＮとデータイネーブル信号ＤＥＮとを出力す
る。
について説明する。第５図はＭユニット７の要部の一実
施例の回路系統図を示す。図中、２４はコン１へロール
回路で、上記マイク［１プログラム起動信号０ＲＥＱＸ
及びＴＦＬＧＸが供給され、またヂャネル信号ＲＣｌ−
１０〜３が供給され、更にマイクロエンド検出信号μＥ
ＮＤが供給され、所定のタイミングでアドレスイネーブ
ル信号ＡＥＮとデータイネーブル信号ＤＥＮとを出力す
る。
コントロール回路２４は例えば信号０ＲＥＱＸによりセ
ットされ、マイクロエンド検出信号μＥＮＤによりリセ
ットされるノリツブフロップと、そのフリップフロップ
の出力信号と前記信号−ｒＦＬＧＸとの論理和をとるＯ
Ｒ回路などからなる。
ットされ、マイクロエンド検出信号μＥＮＤによりリセ
ットされるノリツブフロップと、そのフリップフロップ
の出力信号と前記信号−ｒＦＬＧＸとの論理和をとるＯ
Ｒ回路などからなる。
２５はマイクロアドレスレジスタで、アドレスイネーブ
ル信号ＡＥＮ入力期間中、インクリメンタ２８の出力信
号を、クロックφ１のタイミングでラッヂする。２６は
マツピングＰＬＡ（プログラマブル・ロジック・アレイ
）で、ノーマルモード時に使用され、マイクロプログラ
ムの起動アドレスを指示する。
ル信号ＡＥＮ入力期間中、インクリメンタ２８の出力信
号を、クロックφ１のタイミングでラッヂする。２６は
マツピングＰＬＡ（プログラマブル・ロジック・アレイ
）で、ノーマルモード時に使用され、マイクロプログラ
ムの起動アドレスを指示する。
２７はセレクタで、セレクティングＰＬＡ３１の出力信
号に基づきマイクロアドレスレジスタ２５、マツピング
ＰＬＡ２６．アドレスバス３５からの各入ノ〕のうちの
いずれかを選択出力する。
号に基づきマイクロアドレスレジスタ２５、マツピング
ＰＬＡ２６．アドレスバス３５からの各入ノ〕のうちの
いずれかを選択出力する。
２８はインクリメンタで、セレクタ２７からのアト１ノ
スの値にパ１”′だけ加紳し、これを出力する。２つ及
び３０は夫々２人力ＡＮＤ回路で、Ｄユニツ１−８から
のアドレスバス用途切換信号Ｍ２〜ＭＯのうち、ＡＮ−
Ｄ回路２９にはＭ２及びＭｌが、またＡＮＤ回路３０に
はＭ２及びＭＯが夫々供給される。
スの値にパ１”′だけ加紳し、これを出力する。２つ及
び３０は夫々２人力ＡＮＤ回路で、Ｄユニツ１−８から
のアドレスバス用途切換信号Ｍ２〜ＭＯのうち、ＡＮ−
Ｄ回路２９にはＭ２及びＭｌが、またＡＮＤ回路３０に
はＭ２及びＭＯが夫々供給される。
３１はセレクタ２７を制御するセレクティングＰＬＡ、
３２はＡＮ、Ｄ回路３０の出力信号により動作が制御さ
れるインバータ、３３はマイクロＲＯＭ（リード・オン
リ・メモリ）、３４はマイクロデータラッチである。
３２はＡＮ、Ｄ回路３０の出力信号により動作が制御さ
れるインバータ、３３はマイクロＲＯＭ（リード・オン
リ・メモリ）、３４はマイクロデータラッチである。
マイクロＲＯＭ３３の入力側の回路部のうち、セレクタ
２７．ＡＮＤ回路２９．３０．セレクティングＰＬＡ３
１．インバータ３２は前記選択手段４を構成しており、
また残りの回路部は前記マイクロアドレス生成手段２を
構成している。
２７．ＡＮＤ回路２９．３０．セレクティングＰＬＡ３
１．インバータ３２は前記選択手段４を構成しており、
また残りの回路部は前記マイクロアドレス生成手段２を
構成している。
マイクロＲＯＭ３３は前記メモリ３に相当し、マイクロ
プログラムが格納されており、また内部クロックφ１に
よりプリチャージ、φ１によりディスチャージされる構
成とされている。
プログラムが格納されており、また内部クロックφ１に
よりプリチャージ、φ１によりディスチャージされる構
成とされている。
次に上記の構成の動作について説明する。
■ノーマルモード時
このとぎは前記信号Ｍ２は表２かられかるように“０″
であるため、ＡＮＤ回路２９及び３０の各出力信号はい
ずれも゛Ｌ″レベルとなる。これにより、セレクティン
グＰＬＡ３１はセレクタ２７をしてマイクロアドレスレ
ジスタ２５の出力信号を選択出力させ、またインバータ
３２の出力信号は一定レベルに固定される。
であるため、ＡＮＤ回路２９及び３０の各出力信号はい
ずれも゛Ｌ″レベルとなる。これにより、セレクティン
グＰＬＡ３１はセレクタ２７をしてマイクロアドレスレ
ジスタ２５の出力信号を選択出力させ、またインバータ
３２の出力信号は一定レベルに固定される。
セレクタ２７より取り出されたマイクロアドレス（起動
時はマツピングＰＬＡ２６の出力アドレス）はマイクロ
ＲＯ，Ｍ ３３に供給され、その対応するアドレスから
マイクロプログラムを構成するマイクロ命令（マイクロ
データ）を読み出し出力させる。マイクロＲＯＭ３３の
出力マイクロデータはマイクロデータラッチ３４により
内部クロックφ２のタイミングでラッチされた後、ＤＭ
、ＡＣｌｌの制御情報として正規のＤＭＡ転送を可能と
するべく出力される一方、コントロール回路２４に供給
される。
時はマツピングＰＬＡ２６の出力アドレス）はマイクロ
ＲＯ，Ｍ ３３に供給され、その対応するアドレスから
マイクロプログラムを構成するマイクロ命令（マイクロ
データ）を読み出し出力させる。マイクロＲＯＭ３３の
出力マイクロデータはマイクロデータラッチ３４により
内部クロックφ２のタイミングでラッチされた後、ＤＭ
、ＡＣｌｌの制御情報として正規のＤＭＡ転送を可能と
するべく出力される一方、コントロール回路２４に供給
される。
また、セレクタ２７の出力マイクロアドレスはインクリ
メンタ２８に供給される。ここで上記マイクロアドレス
を第６図にａで示し、その値がＡであるものとすると、
マイクロデータラッチ３４からは第６図にｂで示す如く
内部クロックφ２の立上りでラッヂされて出力され、ま
たインクリメンタ２８からは同図にＣで示す如く内部ク
ロックφ２の立上りでその値に“１″を加算された値（
Ａ＋１）とされて取り出される。
メンタ２８に供給される。ここで上記マイクロアドレス
を第６図にａで示し、その値がＡであるものとすると、
マイクロデータラッチ３４からは第６図にｂで示す如く
内部クロックφ２の立上りでラッヂされて出力され、ま
たインクリメンタ２８からは同図にＣで示す如く内部ク
ロックφ２の立上りでその値に“１″を加算された値（
Ａ＋１）とされて取り出される。
このインクリメンタ２８の出力アドレスＣはマイクロア
ドレスレジスタ２５に供給され、ここで内部クロックφ
１の立上りでラッチされて第６図にｄで示す如きタイミ
ングで出力されてセレクタ２７に供給される。
ドレスレジスタ２５に供給され、ここで内部クロックφ
１の立上りでラッチされて第６図にｄで示す如きタイミ
ングで出力されてセレクタ２７に供給される。
以下、上記と同様の動作が繰り返され、セレクタ２７か
らは１サイクルタイム毎に１ずつインクリメントされた
マイクロアドレスａが取り出される。
らは１サイクルタイム毎に１ずつインクリメントされた
マイクロアドレスａが取り出される。
■マイクロアドレス出ツノモード時
このモード時は表２かられかるように前記信号Ｍ２及び
ＭＯが夫々″゛１″であるため、ＡＮＤ回路３０の出力
信号が’ ＋−ｔ ”レベルとなり、インバータ３２が
動作状態となる。また、セレクテイングＰＬＡ３１は例
えばノーマルモードと同じレレクｌ〜信号を出力する。
ＭＯが夫々″゛１″であるため、ＡＮＤ回路３０の出力
信号が’ ＋−ｔ ”レベルとなり、インバータ３２が
動作状態となる。また、セレクテイングＰＬＡ３１は例
えばノーマルモードと同じレレクｌ〜信号を出力する。
一方、コントロール回路２４に入力されるマイクロプロ
グラム起動信号がＴ Ｅ Ｌ、 Ｇ Ｘであるものとす
ると、コントロール回路２４はこのＴＦＬＧ×が’ｌ”
レベルの期間マイクロアドレスレジスタ２５ヘアドレス
イネーブル信号ＡＥＮを出ノＪし続【プ、ま７，１：
Ａ Ｅ Ｎより半クロツク周期分遅らせてデータイネー
ブル信号ＤＥＮを出力する。マイクロアドレスの発生タ
イミングとマイクロＲＯＭ３３の出力データのタイミン
グはずれているからである。
グラム起動信号がＴ Ｅ Ｌ、 Ｇ Ｘであるものとす
ると、コントロール回路２４はこのＴＦＬＧ×が’ｌ”
レベルの期間マイクロアドレスレジスタ２５ヘアドレス
イネーブル信号ＡＥＮを出ノＪし続【プ、ま７，１：
Ａ Ｅ Ｎより半クロツク周期分遅らせてデータイネー
ブル信号ＤＥＮを出力する。マイクロアドレスの発生タ
イミングとマイクロＲＯＭ３３の出力データのタイミン
グはずれているからである。
これにより、セレクタ２７からはノーマルモード時と同
様に１サイクル周期毎に１ずつ値がインクリメントする
マイクロアドレスが取り出され、かつ、そのマイクロア
ドレスは信号Ｔ Ｆ Ｌ Ｇ Ｘの“′Ｌ″レベル期間
のみ取り出される。このマイクロアドレスはマイクロＲ
ＯＭ３３に供給される一方、インバータ３２．アドレス
バス３５（９）。
様に１サイクル周期毎に１ずつ値がインクリメントする
マイクロアドレスが取り出され、かつ、そのマイクロア
ドレスは信号Ｔ Ｆ Ｌ Ｇ Ｘの“′Ｌ″レベル期間
のみ取り出される。このマイクロアドレスはマイクロＲ
ＯＭ３３に供給される一方、インバータ３２．アドレス
バス３５（９）。
Ｄコニツ１へ８を夫々通してＤＭＡＣＩＩの外部へ出力
される。従って、このマイクロアドレス出力モード時に
は、マイクロプログラム起動信号ｒＦＬＧＸの“Ｌパレ
ベル期間を選ぶことににつでマイクロプログラムのシン
グルステップ動作その他が可能になる。
される。従って、このマイクロアドレス出力モード時に
は、マイクロプログラム起動信号ｒＦＬＧＸの“Ｌパレ
ベル期間を選ぶことににつでマイクロプログラムのシン
グルステップ動作その他が可能になる。
また、外部より入力されるマイクロプログラム起動１に
号がシングルパルスである０ＲＥＱＸであるものとする
と、コントロール回路２４はマイクロデータラツヂ３４
よりマイクロ命令終了信号μＥＮＤが入力されるまでず
っどイネーブル信号ＡＥＮ及びｌ） Ｅ Ｎを出力し続
りる。
号がシングルパルスである０ＲＥＱＸであるものとする
と、コントロール回路２４はマイクロデータラツヂ３４
よりマイクロ命令終了信号μＥＮＤが入力されるまでず
っどイネーブル信号ＡＥＮ及びｌ） Ｅ Ｎを出力し続
りる。
これにより、マイクロプログラムはそのマイクロエンド
まで走り続け、またそのとぎのマイクロアドレスはノー
マルモード時と同様に変化し、またＴ Ｆ Ｌ Ｇ Ｘ
入力時と同様にＤＭＡＣ１１の外部へ出力される。
まで走り続け、またそのとぎのマイクロアドレスはノー
マルモード時と同様に変化し、またＴ Ｆ Ｌ Ｇ Ｘ
入力時と同様にＤＭＡＣ１１の外部へ出力される。
従って、このマイクロアドレス出力モード時には、ＤＭ
ＡＣ１１の外部へ出力されるマイクロアドレスを、例え
ばロジックアナライザに供給してトレースすることによ
り、マイクロプログラムの流れをチップ外部でモニタで
き、デバッグすることが可能となる。
ＡＣ１１の外部へ出力されるマイクロアドレスを、例え
ばロジックアナライザに供給してトレースすることによ
り、マイクロプログラムの流れをチップ外部でモニタで
き、デバッグすることが可能となる。
■マイクロアドレス入力モード時
このモード時は表２かられかるように前記信号Ｍ２及び
Ｍｌが夫々ＬＬ Ｉ Ｉ＋であるため、ＡＮＤ回路２９
の出力信号がＨ１１レベルとなり、セレクティングＰＬ
Ａ３１ばセレクタ２７がアドレスバス３５の外部入力ア
ドレスを選択出力させるような信号を出力する。また、
このときＡＮＤ回路３０の出力信号は゛「″レベルであ
り、インバータ３２の出力信号は一定レベルに固定され
る。
Ｍｌが夫々ＬＬ Ｉ Ｉ＋であるため、ＡＮＤ回路２９
の出力信号がＨ１１レベルとなり、セレクティングＰＬ
Ａ３１ばセレクタ２７がアドレスバス３５の外部入力ア
ドレスを選択出力させるような信号を出力する。また、
このときＡＮＤ回路３０の出力信号は゛「″レベルであ
り、インバータ３２の出力信号は一定レベルに固定され
る。
従って、この入力モード時には任意のマイクロアドレス
をＤＭＡＣ１１の外部より入力すると、Ｄユニット８．
アドレスバス３５（９）、及びセレクタ２７を夫々通し
てマイクロＲＯＭ３３及び−２０＝ インクリメンタ２８に供給される３、このため、マイク
ロプログラムは任意の外部入力マイクロアドレスから起
動される。
をＤＭＡＣ１１の外部より入力すると、Ｄユニット８．
アドレスバス３５（９）、及びセレクタ２７を夫々通し
てマイクロＲＯＭ３３及び−２０＝ インクリメンタ２８に供給される３、このため、マイク
ロプログラムは任意の外部入力マイクロアドレスから起
動される。
この外部入力マイクロアドレスはインクリメンタ２８で
１つインクリメン１〜された後、マイクロアドレスレジ
スタ２５を通してセレクタ２７に供給されるが、この−
巡の期間内で前記信ｇＭ２及びＭｌは“○″に変化する
ため、セレクタ２７はこのマイクロアドレスレジスタ２
５の出力アドレスを選択出力してマイクロＲＯＭ３３及
びインクリメンタ２８に夫々供給する。
１つインクリメン１〜された後、マイクロアドレスレジ
スタ２５を通してセレクタ２７に供給されるが、この−
巡の期間内で前記信ｇＭ２及びＭｌは“○″に変化する
ため、セレクタ２７はこのマイクロアドレスレジスタ２
５の出力アドレスを選択出力してマイクロＲＯＭ３３及
びインクリメンタ２８に夫々供給する。
従って、任意の外部入力マイクロアドレスからのマイク
ロプログラム起動後は、マイクロアドレスは前記ノーマ
ルモード時と同様に変化する。マイクロプログラムはい
くつかの独立したプログラムの集合であり、各プログラ
ムをデバッグするには、このように任意のマイクロアド
レスから起動できる木実施例は有効である。
ロプログラム起動後は、マイクロアドレスは前記ノーマ
ルモード時と同様に変化する。マイクロプログラムはい
くつかの独立したプログラムの集合であり、各プログラ
ムをデバッグするには、このように任意のマイクロアド
レスから起動できる木実施例は有効である。
なお、本発明は上記の実施例に限定されるしのではなく
、ＤＭＡＣ１１以外のマイクロプログラムの起動及び起
動アドレスを制御する装置のすべてに適用することがで
きるものである。
、ＤＭＡＣ１１以外のマイクロプログラムの起動及び起
動アドレスを制御する装置のすべてに適用することがで
きるものである。
上述の如く、本発明によれば、制御信号入出力切換信号
によりマイクロプログラム起動信号を有効にしているの
で、マイクロプログラム起動信号としてそのレベルによ
り起動をかける信号とした場合は、そのレベルの期間を
選ぶことによってマイクロプログラムのシングルステッ
プ動作ができ、またアドレスバス用途切換信号によりマ
イクロアドレスの入出力を制御しているので、マイクロ
アドレス入力モード時にはマイクロプログラムを任意の
アドレスから起動することができ、他方、マイクロアド
レス出力モード時には現在実行中のマイクロアドレスの
流れを外部でモニタすることができ、このマイクロアド
レスをトレースすることでマイクロプログラムのデバッ
グができ、以上よりマイクロプログラムのデバッグを容
易に行なうことができる等の特長を有するものである。
によりマイクロプログラム起動信号を有効にしているの
で、マイクロプログラム起動信号としてそのレベルによ
り起動をかける信号とした場合は、そのレベルの期間を
選ぶことによってマイクロプログラムのシングルステッ
プ動作ができ、またアドレスバス用途切換信号によりマ
イクロアドレスの入出力を制御しているので、マイクロ
アドレス入力モード時にはマイクロプログラムを任意の
アドレスから起動することができ、他方、マイクロアド
レス出力モード時には現在実行中のマイクロアドレスの
流れを外部でモニタすることができ、このマイクロアド
レスをトレースすることでマイクロプログラムのデバッ
グができ、以上よりマイクロプログラムのデバッグを容
易に行なうことができる等の特長を有するものである。
第１Ａ図及び第１Ｂ図は夫々本発明の原理ブロック図、
第２図は本発明装置の一実施例のブロック図、第３図は
本発明装置を有するＤＭＡＣの入出力信号説明図、 第４図は本発明装置の要部の一実施例の回路系統図、 第５図は本発明装置の他の要部の一実施例の回路系統図
、 第６図は第５図の動作説明用タイムヂャートである。 図において １は切換手段、 ２はマイクロアドレス生成手段、 ３はメモリ、 ４は選択手段、 ６はリクエストハンドラ（Ｒユニット）、７はマイクロ
ユニット（Ｍコ−ニット）、８はデータハンドラ（Ｄユ
ニット）、 ＴＭｏ、１は制御信号入出力切換信号、Ｍ２〜ＭＯはア
ドレスバス用途切換信号、ＴＦＬＧＸ、０ＲＥＱＸはマ
イクロプログラム起動信号 を示す。
本発明装置を有するＤＭＡＣの入出力信号説明図、 第４図は本発明装置の要部の一実施例の回路系統図、 第５図は本発明装置の他の要部の一実施例の回路系統図
、 第６図は第５図の動作説明用タイムヂャートである。 図において １は切換手段、 ２はマイクロアドレス生成手段、 ３はメモリ、 ４は選択手段、 ６はリクエストハンドラ（Ｒユニット）、７はマイクロ
ユニット（Ｍコ−ニット）、８はデータハンドラ（Ｄユ
ニット）、 ＴＭｏ、１は制御信号入出力切換信号、Ｍ２〜ＭＯはア
ドレスバス用途切換信号、ＴＦＬＧＸ、０ＲＥＱＸはマ
イクロプログラム起動信号 を示す。
Claims (4)
- （１）制御信号入出力切換信号（ＴＭ０、ＴＭ１）によ
り内部のプログラム起動信号と外部入力プログラム起動
信号の一方を切換出力する切換手段（１）と、 該切換手段（１）の出力プログラム起動信号に基づきマ
イクロプログラムが格納されたメモリ（３）のマイクロ
アドレスを生成し、該マイクロアドレスを該メモリ（３
）へ供給するマイクロアドレス生成手段（２）とよりな
ることを特徴とするマイクロプログラム制御装置。 - （２）前記外部入力プログラム起動信号は所定レベルの
期間中マイクロプログラムを起動する起動信号（ＴＦＬ
ＧＸ）であることを特徴とする請求項１記載のマイクロ
プログラム制御装置。 - （３）前記外部入力プログラム起動信号は１クロックサ
イクルの幅の、マイクロプログラムの起動を開始させる
パルス（ＯＲＥＱＸ）であることを特徴とする請求項１
記載のマイクロプログラム制御装置。 - （４）アドレスバス用途切換信号（Ｍ２〜Ｍ０）により
、前記マイクロアドレス生成手段（２）により生成され
たマイクロアドレスと外部入力マイクロアドレスの一方
を選択出力して前記メモリ（３）に供給するか又はその
マイクロアドレスを外部へ出力する選択手段（４）を設
けたことを特徴とする請求項１記載のマイクロプログラ
ム制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071426A JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
| EP89104851A EP0334240B1 (en) | 1988-03-25 | 1989-03-17 | Semiconductor integrated circuit device having a microprogramm |
| KR1019890003794A KR930011426B1 (ko) | 1988-03-25 | 1989-03-25 | 마이크로프로그램을 갖는 반도체 집적 회로장치 |
| US07/888,326 US5517653A (en) | 1988-03-25 | 1992-05-26 | Semiconductor integrated circuit device which controls the activation of a microprogram and the start address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071426A JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244548A true JPH01244548A (ja) | 1989-09-28 |
| JPH0831053B2 JPH0831053B2 (ja) | 1996-03-27 |
Family
ID=13460173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071426A Expired - Lifetime JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517653A (ja) |
| EP (1) | EP0334240B1 (ja) |
| JP (1) | JPH0831053B2 (ja) |
| KR (1) | KR930011426B1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS608938A (ja) * | 1983-06-29 | 1985-01-17 | Mitsubishi Electric Corp | マイクロ・プログラムのデバツグ・システム |
| JPS61175834A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプログラムデバツグ機能付きデ−タ処理装置 |
| JPS61201346A (ja) * | 1985-03-05 | 1986-09-06 | Mitsubishi Electric Corp | マイクロプログラム制御方法 |
| JPS625446A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | マイクロプロセツサの制御方法および装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4227245A (en) * | 1972-06-01 | 1980-10-07 | Westinghouse Electric Corp. | Digital computer monitored system or process which is configured with the aid of an improved automatic programming system |
| JPS54127247A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Microprogram controller |
| US4521858A (en) * | 1980-05-20 | 1985-06-04 | Technology Marketing, Inc. | Flexible addressing and sequencing system for operand memory and control store using dedicated micro-address registers loaded solely from alu |
| US4679138A (en) * | 1981-04-23 | 1987-07-07 | Data General Corporation | Microsequencer in a data processing system using stack storage for controlling the sequencing of microroutines |
| US4751727A (en) * | 1982-09-30 | 1988-06-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
| US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
| US4875161A (en) * | 1985-07-31 | 1989-10-17 | Unisys Corporation | Scientific processor vector file organization |
| US4835738A (en) * | 1986-03-31 | 1989-05-30 | Texas Instruments Incorporated | Register stack for a bit slice processor microsequencer |
| US4891754A (en) * | 1987-07-02 | 1990-01-02 | General Datacomm Inc. | Microinstruction sequencer for instructing arithmetic, logical and data move operations in a conditional manner |
| US4875160A (en) * | 1988-07-20 | 1989-10-17 | Digital Equipment Corporation | Method for implementing synchronous pipeline exception recovery |
-
1988
- 1988-03-25 JP JP63071426A patent/JPH0831053B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-17 EP EP89104851A patent/EP0334240B1/en not_active Expired - Lifetime
- 1989-03-25 KR KR1019890003794A patent/KR930011426B1/ko not_active IP Right Cessation
-
1992
- 1992-05-26 US US07/888,326 patent/US5517653A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608938A (ja) * | 1983-06-29 | 1985-01-17 | Mitsubishi Electric Corp | マイクロ・プログラムのデバツグ・システム |
| JPS61175834A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプログラムデバツグ機能付きデ−タ処理装置 |
| JPS61201346A (ja) * | 1985-03-05 | 1986-09-06 | Mitsubishi Electric Corp | マイクロプログラム制御方法 |
| JPS625446A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | マイクロプロセツサの制御方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0334240A2 (en) | 1989-09-27 |
| JPH0831053B2 (ja) | 1996-03-27 |
| US5517653A (en) | 1996-05-14 |
| EP0334240B1 (en) | 1996-01-17 |
| EP0334240A3 (en) | 1991-04-17 |
| KR930011426B1 (ko) | 1993-12-06 |
| KR890015410A (ko) | 1989-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |