JPH01244548A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH01244548A JPH01244548A JP63071426A JP7142688A JPH01244548A JP H01244548 A JPH01244548 A JP H01244548A JP 63071426 A JP63071426 A JP 63071426A JP 7142688 A JP7142688 A JP 7142688A JP H01244548 A JPH01244548 A JP H01244548A
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- 230000004913 activation Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101000941450 Lasioglossum laticeps Lasioglossin-1 Proteins 0.000 description 1
- 101100352374 Oryza sativa subsp. japonica PLA3 gene Proteins 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要]
DMA転送などに用いられるマイクロプログラムを制御
するマイクロプログラム制御装置に関し、マイクロプロ
グラムのデバッグを容易にすることを目的とし、 制御信号入出力切換信号により内部のプログラム起動信
号と外部入カプログラム起動信舅の一方を切換出力する
切換手段と、該切換手段の出力10グラム起動信号に基
づきマイクロプログラムが格納されたメモリのマイクロ
アドレスを生成し、該マイクロアドレスを該メモリへ供
給するマイクロアドレス生成手段とより構成し、またア
ドレスバス用途切換信号により、前記マイクロアドレス
生成手段により生成されたマイクロアドレスと、外部入
力マイクロアドレスの一方を選択出力してメモリに供給
するか又はそのマイク[Jアドレスを外部へ出力する選
択手段を設置プるよう構成する、。
するマイクロプログラム制御装置に関し、マイクロプロ
グラムのデバッグを容易にすることを目的とし、 制御信号入出力切換信号により内部のプログラム起動信
号と外部入カプログラム起動信舅の一方を切換出力する
切換手段と、該切換手段の出力10グラム起動信号に基
づきマイクロプログラムが格納されたメモリのマイクロ
アドレスを生成し、該マイクロアドレスを該メモリへ供
給するマイクロアドレス生成手段とより構成し、またア
ドレスバス用途切換信号により、前記マイクロアドレス
生成手段により生成されたマイクロアドレスと、外部入
力マイクロアドレスの一方を選択出力してメモリに供給
するか又はそのマイク[Jアドレスを外部へ出力する選
択手段を設置プるよう構成する、。
本発明はマイクロプログラム制御装置に係り、特にl)
MA(ダイレフ1−・メモリ・アクセス)転送などに用
いられるマイクロプログラムを制御づるマイク[lプロ
グラム制御装置に関する。
MA(ダイレフ1−・メモリ・アクセス)転送などに用
いられるマイクロプログラムを制御づるマイク[lプロ
グラム制御装置に関する。
(従来の技術)
DMAコン1〜ローラは中火処理装置(CPU)がバス
をアクレスしていない期間やC[)Uの停止期間に、入
出力装置とメモリ間、メモリーメモリ間などでCPUを
介さずにハードウェアによってデータの転送を行なうD
MA転送を制御する装置で、バスの制御権をCPUと調
停しながら、通常のメ七りや入出力装置の入出力サイク
ルと同様のタイミングでDMA転送の制御を実現する。
をアクレスしていない期間やC[)Uの停止期間に、入
出力装置とメモリ間、メモリーメモリ間などでCPUを
介さずにハードウェアによってデータの転送を行なうD
MA転送を制御する装置で、バスの制御権をCPUと調
停しながら、通常のメ七りや入出力装置の入出力サイク
ルと同様のタイミングでDMA転送の制御を実現する。
このDMA−]ンl−D−ラはその内部にマイクロブ[
]ダラムを格納しており、通常は大規模集積回路(Is
I)化されている。かかるDMAコン1〜ローラ(DM
AC)などのように、内部にマイク[1プログラムが格
納されているり、 S Iは近年、益々高密度、高集積
化が図られ、それに伴い多機能化が実現されるようにな
ってぎた。
]ダラムを格納しており、通常は大規模集積回路(Is
I)化されている。かかるDMAコン1〜ローラ(DM
AC)などのように、内部にマイク[1プログラムが格
納されているり、 S Iは近年、益々高密度、高集積
化が図られ、それに伴い多機能化が実現されるようにな
ってぎた。
しかるに、以1−の多機能化に従ってマイクロプログラ
ムが複lj4+化し、プログラミング量が飛躍的に増大
するに至った。しかし、従来はマイクロプログラムが複
雑でなかったので、LSIそのものを試験することで足
りていたが、」−記の如く、プログラミング量が莫大な
マイクロプログラムを有するり、SIに対しては従来方
法ではマイクロブ[Jグラムのデバッグが困難であった
。
ムが複lj4+化し、プログラミング量が飛躍的に増大
するに至った。しかし、従来はマイクロプログラムが複
雑でなかったので、LSIそのものを試験することで足
りていたが、」−記の如く、プログラミング量が莫大な
マイクロプログラムを有するり、SIに対しては従来方
法ではマイクロブ[Jグラムのデバッグが困難であった
。
本発明は上記の点に鑑みてなされたもので、マイクロプ
ログラムのデバッグを容易に覆ることができるマイクロ
プログラム制m装置を提供することを目的とする。
ログラムのデバッグを容易に覆ることができるマイクロ
プログラム制m装置を提供することを目的とする。
上記目的達成のために、本発明は第1A図又は第1B図
に示す如き構成としたものである。本願第1発明は第1
A図に示す如く、切換手段1.マイクロアドレス生成手
段2よりなり、マイクロアドレス生成手段2のマイクロ
アドレスはメモリ3に供給される。
に示す如き構成としたものである。本願第1発明は第1
A図に示す如く、切換手段1.マイクロアドレス生成手
段2よりなり、マイクロアドレス生成手段2のマイクロ
アドレスはメモリ3に供給される。
切換手段1は制御信号入出力切換信号FM0゜1により
内部のプログラム起動信号と外部入力プログラム起動信
号の一方を切換出力する。マイクロアドレス生成手段2
は切換手段1の出力プログラム起動信号に基づぎ、マイ
クロブ「1グラムが格納されIJメモリ30マイクロア
ドレスを生成する。
内部のプログラム起動信号と外部入力プログラム起動信
号の一方を切換出力する。マイクロアドレス生成手段2
は切換手段1の出力プログラム起動信号に基づぎ、マイ
クロブ「1グラムが格納されIJメモリ30マイクロア
ドレスを生成する。
また、本願第2発明は第1B図に示す如く、マイクロア
ドレス生成手段2とメモリ3との間に選択手段4を設け
たものである。選択手段4はアドレスバス用途切換信号
(M2〜MO)により、マイクロアドレス生成手段3か
らのマイクロアドレスと外部入力マイクロアドレスの一
方を選択出力するか、メモリ3へ供給されるマイクロア
ドレスを外部へ出力する。
ドレス生成手段2とメモリ3との間に選択手段4を設け
たものである。選択手段4はアドレスバス用途切換信号
(M2〜MO)により、マイクロアドレス生成手段3か
らのマイクロアドレスと外部入力マイクロアドレスの一
方を選択出力するか、メモリ3へ供給されるマイクロア
ドレスを外部へ出力する。
第1A図において、切換手段1より取り出されたプログ
ラム起動信号に基づ゛いてマイクロアドレス生成手段2
で生成されたマイクロアドレスがメモリ3に供給される
ので、このメモリ3からはマイクロプログラムの実行に
よるデータが読み出される。
ラム起動信号に基づ゛いてマイクロアドレス生成手段2
で生成されたマイクロアドレスがメモリ3に供給される
ので、このメモリ3からはマイクロプログラムの実行に
よるデータが読み出される。
従って、制御信号入出力切換信号TM0.1により外部
入力プログラム起動信号を切換手段1がら出力させ、か
つ、その外部入力プログラム起動信号を所定レベルの期
間中マイクロプログラムを起動する起動信号としたとぎ
は、マイクロプログラムのシングルステップ動作が可能
になる。
入力プログラム起動信号を切換手段1がら出力させ、か
つ、その外部入力プログラム起動信号を所定レベルの期
間中マイクロプログラムを起動する起動信号としたとぎ
は、マイクロプログラムのシングルステップ動作が可能
になる。
また、第1B図において、選択手段4はアドレスバス用
途切換信号M2〜MOによりメモリ3へのマイクロアド
レスの入出力を制御することができるため、メモリ3へ
外部入力マイクロアドレスを選択出力する場合は、マイ
クロプログラムを任意のアドレスから起動可能になる。
途切換信号M2〜MOによりメモリ3へのマイクロアド
レスの入出力を制御することができるため、メモリ3へ
外部入力マイクロアドレスを選択出力する場合は、マイ
クロプログラムを任意のアドレスから起動可能になる。
また、選択手段4がメモリ3へ供給されるマイクロアド
レスを外部へ選択出力する場合は、外部でマイクロプロ
グラムの流れをモニタできることになる。
レスを外部へ選択出力する場合は、外部でマイクロプロ
グラムの流れをモニタできることになる。
第2図は本発明装置の一実施例のブロック図を示す。同
図中、6はリクエストハンドラ(Rユニット)、7はマ
イクロユニット(Mユニット)、8はデータハンドラ(
Dユニット)である。前記切換手段1はRユニット6の
内部回路で実現され、残りのマイクロアドレス生成手段
2.メモリ3及び選択手段4は夫々Mユニット7の内部
回路で実現される。
図中、6はリクエストハンドラ(Rユニット)、7はマ
イクロユニット(Mユニット)、8はデータハンドラ(
Dユニット)である。前記切換手段1はRユニット6の
内部回路で実現され、残りのマイクロアドレス生成手段
2.メモリ3及び選択手段4は夫々Mユニット7の内部
回路で実現される。
Rユニット6は通常、外部からの転送要求信号REQO
〜3に応じて内部要求信号(TFLGX)やヂャネル信
号(RCHO〜3)を発生し、転送要求の優先順位の決
定や転送要求の各部への通知などを行なう。
〜3に応じて内部要求信号(TFLGX)やヂャネル信
号(RCHO〜3)を発生し、転送要求の優先順位の決
定や転送要求の各部への通知などを行なう。
Mユニット7はその内部のメモリにマイクロプログラム
を格納しており、各種マイクロ命令(制御情報)を発生
し、Rユニット6及びDユニット8へ出力する。本発明
は主としてこのMユニット7の内部構成に特徴を有する
。
を格納しており、各種マイクロ命令(制御情報)を発生
し、Rユニット6及びDユニット8へ出力する。本発明
は主としてこのMユニット7の内部構成に特徴を有する
。
Dユニット8は通常、外部バス(アドレスバス。
データバス)とのやりとりをっがさどり、またCPU(
図示せず)のホールド要求なども発生する。
図示せず)のホールド要求なども発生する。
上記(7) Rユニット−6,Mユニット7及びDユニ
ツ1−8はアドレスバス9.データバス10.クロック
(CLK)信号線などで互いに接続されており、これら
は第3図に示す如き、DMAコントローラ(DMAC>
11を構成している。
ツ1−8はアドレスバス9.データバス10.クロック
(CLK)信号線などで互いに接続されており、これら
は第3図に示す如き、DMAコントローラ(DMAC>
11を構成している。
DMAC11はLSI化されており、その各ピンにはア
ドレス信号、データ、リード/ライト信号RWXなどが
従来と同様に入出力され、また内部レジスタをアクセス
するためのチップセレクト信号CSX、外部からの転送
要求信号REQO〜3、ACK信号ACKO〜3.クロ
ックCLKなどが入力又は出力されることは従来と同様
であるが、更にこのDMACl 1には以下説明する特
殊な信号ピンが設けられている。
ドレス信号、データ、リード/ライト信号RWXなどが
従来と同様に入出力され、また内部レジスタをアクセス
するためのチップセレクト信号CSX、外部からの転送
要求信号REQO〜3、ACK信号ACKO〜3.クロ
ックCLKなどが入力又は出力されることは従来と同様
であるが、更にこのDMACl 1には以下説明する特
殊な信号ピンが設けられている。
第3図において、ETMO,1は制御信号(TFLGX
、0REQX、RCI−1)(7)入出力をコントロー
ルするための、制御信号入出力切換信号TM0.1が入
力される入力ピンである。
、0REQX、RCI−1)(7)入出力をコントロー
ルするための、制御信号入出力切換信号TM0.1が入
力される入力ピンである。
EM2〜EMOはアドレスバス9をマイクロアドレスの
入出力のために使用するのが、あるいは正規のDMA転
送のアドレス入出力のために使用するのかをコントロー
ルするための、アドレスバス用途切換信号M2〜MOが
入力される入力ピンである。
入出力のために使用するのが、あるいは正規のDMA転
送のアドレス入出力のために使用するのかをコントロー
ルするための、アドレスバス用途切換信号M2〜MOが
入力される入力ピンである。
また、ETFLGX及びEOREQXは夫々マイクロプ
ログラム起動信号TFLGX及び0REQXが入力され
る入力ピンである3、ここで、TFLGX及び0REQ
Xはいずれもマイクロプログラム起動信号であるが、T
FLGXはこの信号が″L″レベルの期間中マイクロプ
ログラムが動作し続け、この信号が″H″レベルとなる
ことによりマイクロプログラムをウェイト状態とする。
ログラム起動信号TFLGX及び0REQXが入力され
る入力ピンである3、ここで、TFLGX及び0REQ
Xはいずれもマイクロプログラム起動信号であるが、T
FLGXはこの信号が″L″レベルの期間中マイクロプ
ログラムが動作し続け、この信号が″H″レベルとなる
ことによりマイクロプログラムをウェイト状態とする。
従って、この信号TFLGXによりマイクロプログラム
のシングルステップ動作が可能になる。
のシングルステップ動作が可能になる。
こむに対して、0REQXは1クロツクサイクルの幅を
もつ負極性のシングルパルスで、この信号が一旦入力さ
れるとマイクロプログラムが起動され、その動作を途中
で止めることはできす、マイクロプログラムの最後にあ
る]−ド゛マイクロエンド″を検出して得たマイクロ命
令が入力されるまでマイクロプログラムが走り続け、任
意の所でストップさせることはできない。これらマイク
ロブログラム起動信号丁F L G X及び0REQX
はいずれか一方のみが使用されるようになっている。
もつ負極性のシングルパルスで、この信号が一旦入力さ
れるとマイクロプログラムが起動され、その動作を途中
で止めることはできす、マイクロプログラムの最後にあ
る]−ド゛マイクロエンド″を検出して得たマイクロ命
令が入力されるまでマイクロプログラムが走り続け、任
意の所でストップさせることはできない。これらマイク
ロブログラム起動信号丁F L G X及び0REQX
はいずれか一方のみが使用されるようになっている。
更にE RCl−(は動作ヂャネルを任意に設定Jるた
めの、ヂャネル信号RCl−1が入力されるピンである
。
めの、ヂャネル信号RCl−1が入力されるピンである
。
このDMAC11は上記の制御信号入出力切換信号TM
O,TMIの値に応じて、次表に示す如きモードとなる
よう構成されでいる。
O,TMIの値に応じて、次表に示す如きモードとなる
よう構成されでいる。
表1
ここで、ノーマルモードとは、DMAC11が正規のD
MA転送を行なうときの動作七−ドである(以下同じ)
。
MA転送を行なうときの動作七−ドである(以下同じ)
。
また、DMACIIは前記アドレスバス用途切換信号M
2=MOの伯に応じて、次表に示す如き七−ドどなるよ
う構成されている。
2=MOの伯に応じて、次表に示す如き七−ドどなるよ
う構成されている。
表2
7jだし、上記表中X印は“′1″でも” o ”でも
どちらでもよいことを示している。このアドレスバス用
途切換信号M2〜MOは第2図に示ずようIcDユニッ
1〜8を通してM3ニツ1〜7に供給される、2 次にR」ニラ1〜Gの要部の一実施例について第4図と
共に説明する。同図中、13はR3ニット6内部の0R
EQX発生器で、その出力端はDMA011の外部ピン
FOREQX及び後述のAND回路19に接続されてい
る。また、φ1及びφ2は外部入力クロックに基づいて
生成された2相の内部クロックを示す。15はDフリッ
プフロップ、16及び17は夫々クロックドインバータ
を尽す。
どちらでもよいことを示している。このアドレスバス用
途切換信号M2〜MOは第2図に示ずようIcDユニッ
1〜8を通してM3ニツ1〜7に供給される、2 次にR」ニラ1〜Gの要部の一実施例について第4図と
共に説明する。同図中、13はR3ニット6内部の0R
EQX発生器で、その出力端はDMA011の外部ピン
FOREQX及び後述のAND回路19に接続されてい
る。また、φ1及びφ2は外部入力クロックに基づいて
生成された2相の内部クロックを示す。15はDフリッ
プフロップ、16及び17は夫々クロックドインバータ
を尽す。
ピンEORFQXに入来した前記マイクロプログラム起
動信号0RFQXは、ノイスフィルタ14により波形整
形された後Dフリップフロップ15のデータ入力端子に
印加され、ここで内部クロックφ2に同期してラッチさ
れた後、り[1ツクドインバータ16及び17を夫々通
してAND回路18の一方の入力端子に供給される。
動信号0RFQXは、ノイスフィルタ14により波形整
形された後Dフリップフロップ15のデータ入力端子に
印加され、ここで内部クロックφ2に同期してラッチさ
れた後、り[1ツクドインバータ16及び17を夫々通
してAND回路18の一方の入力端子に供給される。
他方、制御信号入出力切換信号TM1がAND回路18
の他方の入力端子に供給されると共に、インバータ20
を通してAND回路19の他方の入力端子に供給される
。従って、AND回路18及び19のうち常に一方がグ
ー1〜「開」状態とされ、他方がゲート「開」状態どな
り、前記表1かられかるように、ノーマルモード時には
AND回路19がゲート「開」状態となるからAND回
路19より○RFQX発生器13よりの内部マイクロブ
ログラム起動信号○REQXが取り出され、他力、制御
信号出力モード及び制御信号人力モード時にはAND回
路18より外部入力マイクロプログラム起動信号0RE
QXが取り出される。。
の他方の入力端子に供給されると共に、インバータ20
を通してAND回路19の他方の入力端子に供給される
。従って、AND回路18及び19のうち常に一方がグ
ー1〜「開」状態とされ、他方がゲート「開」状態どな
り、前記表1かられかるように、ノーマルモード時には
AND回路19がゲート「開」状態となるからAND回
路19より○RFQX発生器13よりの内部マイクロブ
ログラム起動信号○REQXが取り出され、他力、制御
信号出力モード及び制御信号人力モード時にはAND回
路18より外部入力マイクロプログラム起動信号0RE
QXが取り出される。。
AND回路18又は19J:り取り出されたマイクロプ
ログラム起動信号0REQXは2人力NOR回路21に
にり位相反転された後インバータ22により再度位相反
転されて取り出される。
ログラム起動信号0REQXは2人力NOR回路21に
にり位相反転された後インバータ22により再度位相反
転されて取り出される。
なお、もう一つのマイクロプログラム起動信号TFLG
Xについても第4図と同様構成の回路により、制御信号
入出力切換信号TM1に応じて外部人力ど内部で発生し
たマイクロプログラム起動信号TFI GXが夫々切換
えられる。このようにして切換出力されたマイクロプロ
グラム起動信号○REQX、TFI GXはRコニット
6からMユニッ1へ7へ供給される。
Xについても第4図と同様構成の回路により、制御信号
入出力切換信号TM1に応じて外部人力ど内部で発生し
たマイクロプログラム起動信号TFI GXが夫々切換
えられる。このようにして切換出力されたマイクロプロ
グラム起動信号○REQX、TFI GXはRコニット
6からMユニッ1へ7へ供給される。
次にこのMユニット7の要部の構成の一実施例及び動作
について説明する。第5図はMユニット7の要部の一実
施例の回路系統図を示す。図中、24はコン1へロール
回路で、上記マイク[1プログラム起動信号0REQX
及びTFLGXが供給され、またヂャネル信号RCl−
10〜3が供給され、更にマイクロエンド検出信号μE
NDが供給され、所定のタイミングでアドレスイネーブ
ル信号AENとデータイネーブル信号DENとを出力す
る。
について説明する。第5図はMユニット7の要部の一実
施例の回路系統図を示す。図中、24はコン1へロール
回路で、上記マイク[1プログラム起動信号0REQX
及びTFLGXが供給され、またヂャネル信号RCl−
10〜3が供給され、更にマイクロエンド検出信号μE
NDが供給され、所定のタイミングでアドレスイネーブ
ル信号AENとデータイネーブル信号DENとを出力す
る。
コントロール回路24は例えば信号0REQXによりセ
ットされ、マイクロエンド検出信号μENDによりリセ
ットされるノリツブフロップと、そのフリップフロップ
の出力信号と前記信号−rFLGXとの論理和をとるO
R回路などからなる。
ットされ、マイクロエンド検出信号μENDによりリセ
ットされるノリツブフロップと、そのフリップフロップ
の出力信号と前記信号−rFLGXとの論理和をとるO
R回路などからなる。
25はマイクロアドレスレジスタで、アドレスイネーブ
ル信号AEN入力期間中、インクリメンタ28の出力信
号を、クロックφ1のタイミングでラッヂする。26は
マツピングPLA(プログラマブル・ロジック・アレイ
)で、ノーマルモード時に使用され、マイクロプログラ
ムの起動アドレスを指示する。
ル信号AEN入力期間中、インクリメンタ28の出力信
号を、クロックφ1のタイミングでラッヂする。26は
マツピングPLA(プログラマブル・ロジック・アレイ
)で、ノーマルモード時に使用され、マイクロプログラ
ムの起動アドレスを指示する。
27はセレクタで、セレクティングPLA31の出力信
号に基づきマイクロアドレスレジスタ25、マツピング
PLA26.アドレスバス35からの各入ノ〕のうちの
いずれかを選択出力する。
号に基づきマイクロアドレスレジスタ25、マツピング
PLA26.アドレスバス35からの各入ノ〕のうちの
いずれかを選択出力する。
28はインクリメンタで、セレクタ27からのアト1ノ
スの値にパ1”′だけ加紳し、これを出力する。2つ及
び30は夫々2人力AND回路で、Dユニツ1−8から
のアドレスバス用途切換信号M2〜MOのうち、AN−
D回路29にはM2及びMlが、またAND回路30に
はM2及びMOが夫々供給される。
スの値にパ1”′だけ加紳し、これを出力する。2つ及
び30は夫々2人力AND回路で、Dユニツ1−8から
のアドレスバス用途切換信号M2〜MOのうち、AN−
D回路29にはM2及びMlが、またAND回路30に
はM2及びMOが夫々供給される。
31はセレクタ27を制御するセレクティングPLA、
32はAN、D回路30の出力信号により動作が制御さ
れるインバータ、33はマイクロROM(リード・オン
リ・メモリ)、34はマイクロデータラッチである。
32はAN、D回路30の出力信号により動作が制御さ
れるインバータ、33はマイクロROM(リード・オン
リ・メモリ)、34はマイクロデータラッチである。
マイクロROM33の入力側の回路部のうち、セレクタ
27.AND回路29.30.セレクティングPLA3
1.インバータ32は前記選択手段4を構成しており、
また残りの回路部は前記マイクロアドレス生成手段2を
構成している。
27.AND回路29.30.セレクティングPLA3
1.インバータ32は前記選択手段4を構成しており、
また残りの回路部は前記マイクロアドレス生成手段2を
構成している。
マイクロROM33は前記メモリ3に相当し、マイクロ
プログラムが格納されており、また内部クロックφ1に
よりプリチャージ、φ1によりディスチャージされる構
成とされている。
プログラムが格納されており、また内部クロックφ1に
よりプリチャージ、φ1によりディスチャージされる構
成とされている。
次に上記の構成の動作について説明する。
■ノーマルモード時
このとぎは前記信号M2は表2かられかるように“0″
であるため、AND回路29及び30の各出力信号はい
ずれも゛L″レベルとなる。これにより、セレクティン
グPLA31はセレクタ27をしてマイクロアドレスレ
ジスタ25の出力信号を選択出力させ、またインバータ
32の出力信号は一定レベルに固定される。
であるため、AND回路29及び30の各出力信号はい
ずれも゛L″レベルとなる。これにより、セレクティン
グPLA31はセレクタ27をしてマイクロアドレスレ
ジスタ25の出力信号を選択出力させ、またインバータ
32の出力信号は一定レベルに固定される。
セレクタ27より取り出されたマイクロアドレス(起動
時はマツピングPLA26の出力アドレス)はマイクロ
RO,M 33に供給され、その対応するアドレスから
マイクロプログラムを構成するマイクロ命令(マイクロ
データ)を読み出し出力させる。マイクロROM33の
出力マイクロデータはマイクロデータラッチ34により
内部クロックφ2のタイミングでラッチされた後、DM
、ACllの制御情報として正規のDMA転送を可能と
するべく出力される一方、コントロール回路24に供給
される。
時はマツピングPLA26の出力アドレス)はマイクロ
RO,M 33に供給され、その対応するアドレスから
マイクロプログラムを構成するマイクロ命令(マイクロ
データ)を読み出し出力させる。マイクロROM33の
出力マイクロデータはマイクロデータラッチ34により
内部クロックφ2のタイミングでラッチされた後、DM
、ACllの制御情報として正規のDMA転送を可能と
するべく出力される一方、コントロール回路24に供給
される。
また、セレクタ27の出力マイクロアドレスはインクリ
メンタ28に供給される。ここで上記マイクロアドレス
を第6図にaで示し、その値がAであるものとすると、
マイクロデータラッチ34からは第6図にbで示す如く
内部クロックφ2の立上りでラッヂされて出力され、ま
たインクリメンタ28からは同図にCで示す如く内部ク
ロックφ2の立上りでその値に“1″を加算された値(
A+1)とされて取り出される。
メンタ28に供給される。ここで上記マイクロアドレス
を第6図にaで示し、その値がAであるものとすると、
マイクロデータラッチ34からは第6図にbで示す如く
内部クロックφ2の立上りでラッヂされて出力され、ま
たインクリメンタ28からは同図にCで示す如く内部ク
ロックφ2の立上りでその値に“1″を加算された値(
A+1)とされて取り出される。
このインクリメンタ28の出力アドレスCはマイクロア
ドレスレジスタ25に供給され、ここで内部クロックφ
1の立上りでラッチされて第6図にdで示す如きタイミ
ングで出力されてセレクタ27に供給される。
ドレスレジスタ25に供給され、ここで内部クロックφ
1の立上りでラッチされて第6図にdで示す如きタイミ
ングで出力されてセレクタ27に供給される。
以下、上記と同様の動作が繰り返され、セレクタ27か
らは1サイクルタイム毎に1ずつインクリメントされた
マイクロアドレスaが取り出される。
らは1サイクルタイム毎に1ずつインクリメントされた
マイクロアドレスaが取り出される。
■マイクロアドレス出ツノモード時
このモード時は表2かられかるように前記信号M2及び
MOが夫々″゛1″であるため、AND回路30の出力
信号が’ +−t ”レベルとなり、インバータ32が
動作状態となる。また、セレクテイングPLA31は例
えばノーマルモードと同じレレクl〜信号を出力する。
MOが夫々″゛1″であるため、AND回路30の出力
信号が’ +−t ”レベルとなり、インバータ32が
動作状態となる。また、セレクテイングPLA31は例
えばノーマルモードと同じレレクl〜信号を出力する。
一方、コントロール回路24に入力されるマイクロプロ
グラム起動信号がT E L、 G Xであるものとす
ると、コントロール回路24はこのTFLG×が’l”
レベルの期間マイクロアドレスレジスタ25ヘアドレス
イネーブル信号AENを出ノJし続【プ、ま7,1:
A E Nより半クロツク周期分遅らせてデータイネー
ブル信号DENを出力する。マイクロアドレスの発生タ
イミングとマイクロROM33の出力データのタイミン
グはずれているからである。
グラム起動信号がT E L、 G Xであるものとす
ると、コントロール回路24はこのTFLG×が’l”
レベルの期間マイクロアドレスレジスタ25ヘアドレス
イネーブル信号AENを出ノJし続【プ、ま7,1:
A E Nより半クロツク周期分遅らせてデータイネー
ブル信号DENを出力する。マイクロアドレスの発生タ
イミングとマイクロROM33の出力データのタイミン
グはずれているからである。
これにより、セレクタ27からはノーマルモード時と同
様に1サイクル周期毎に1ずつ値がインクリメントする
マイクロアドレスが取り出され、かつ、そのマイクロア
ドレスは信号T F L G Xの“′L″レベル期間
のみ取り出される。このマイクロアドレスはマイクロR
OM33に供給される一方、インバータ32.アドレス
バス35(9)。
様に1サイクル周期毎に1ずつ値がインクリメントする
マイクロアドレスが取り出され、かつ、そのマイクロア
ドレスは信号T F L G Xの“′L″レベル期間
のみ取り出される。このマイクロアドレスはマイクロR
OM33に供給される一方、インバータ32.アドレス
バス35(9)。
Dコニツ1へ8を夫々通してDMACIIの外部へ出力
される。従って、このマイクロアドレス出力モード時に
は、マイクロプログラム起動信号rFLGXの“Lパレ
ベル期間を選ぶことににつでマイクロプログラムのシン
グルステップ動作その他が可能になる。
される。従って、このマイクロアドレス出力モード時に
は、マイクロプログラム起動信号rFLGXの“Lパレ
ベル期間を選ぶことににつでマイクロプログラムのシン
グルステップ動作その他が可能になる。
また、外部より入力されるマイクロプログラム起動1に
号がシングルパルスである0REQXであるものとする
と、コントロール回路24はマイクロデータラツヂ34
よりマイクロ命令終了信号μENDが入力されるまでず
っどイネーブル信号AEN及びl) E Nを出力し続
りる。
号がシングルパルスである0REQXであるものとする
と、コントロール回路24はマイクロデータラツヂ34
よりマイクロ命令終了信号μENDが入力されるまでず
っどイネーブル信号AEN及びl) E Nを出力し続
りる。
これにより、マイクロプログラムはそのマイクロエンド
まで走り続け、またそのとぎのマイクロアドレスはノー
マルモード時と同様に変化し、またT F L G X
入力時と同様にDMAC11の外部へ出力される。
まで走り続け、またそのとぎのマイクロアドレスはノー
マルモード時と同様に変化し、またT F L G X
入力時と同様にDMAC11の外部へ出力される。
従って、このマイクロアドレス出力モード時には、DM
AC11の外部へ出力されるマイクロアドレスを、例え
ばロジックアナライザに供給してトレースすることによ
り、マイクロプログラムの流れをチップ外部でモニタで
き、デバッグすることが可能となる。
AC11の外部へ出力されるマイクロアドレスを、例え
ばロジックアナライザに供給してトレースすることによ
り、マイクロプログラムの流れをチップ外部でモニタで
き、デバッグすることが可能となる。
■マイクロアドレス入力モード時
このモード時は表2かられかるように前記信号M2及び
Mlが夫々LL I I+であるため、AND回路29
の出力信号がH11レベルとなり、セレクティングPL
A31ばセレクタ27がアドレスバス35の外部入力ア
ドレスを選択出力させるような信号を出力する。また、
このときAND回路30の出力信号は゛「″レベルであ
り、インバータ32の出力信号は一定レベルに固定され
る。
Mlが夫々LL I I+であるため、AND回路29
の出力信号がH11レベルとなり、セレクティングPL
A31ばセレクタ27がアドレスバス35の外部入力ア
ドレスを選択出力させるような信号を出力する。また、
このときAND回路30の出力信号は゛「″レベルであ
り、インバータ32の出力信号は一定レベルに固定され
る。
従って、この入力モード時には任意のマイクロアドレス
をDMAC11の外部より入力すると、Dユニット8.
アドレスバス35(9)、及びセレクタ27を夫々通し
てマイクロROM33及び−20= インクリメンタ28に供給される3、このため、マイク
ロプログラムは任意の外部入力マイクロアドレスから起
動される。
をDMAC11の外部より入力すると、Dユニット8.
アドレスバス35(9)、及びセレクタ27を夫々通し
てマイクロROM33及び−20= インクリメンタ28に供給される3、このため、マイク
ロプログラムは任意の外部入力マイクロアドレスから起
動される。
この外部入力マイクロアドレスはインクリメンタ28で
1つインクリメン1〜された後、マイクロアドレスレジ
スタ25を通してセレクタ27に供給されるが、この−
巡の期間内で前記信gM2及びMlは“○″に変化する
ため、セレクタ27はこのマイクロアドレスレジスタ2
5の出力アドレスを選択出力してマイクロROM33及
びインクリメンタ28に夫々供給する。
1つインクリメン1〜された後、マイクロアドレスレジ
スタ25を通してセレクタ27に供給されるが、この−
巡の期間内で前記信gM2及びMlは“○″に変化する
ため、セレクタ27はこのマイクロアドレスレジスタ2
5の出力アドレスを選択出力してマイクロROM33及
びインクリメンタ28に夫々供給する。
従って、任意の外部入力マイクロアドレスからのマイク
ロプログラム起動後は、マイクロアドレスは前記ノーマ
ルモード時と同様に変化する。マイクロプログラムはい
くつかの独立したプログラムの集合であり、各プログラ
ムをデバッグするには、このように任意のマイクロアド
レスから起動できる木実施例は有効である。
ロプログラム起動後は、マイクロアドレスは前記ノーマ
ルモード時と同様に変化する。マイクロプログラムはい
くつかの独立したプログラムの集合であり、各プログラ
ムをデバッグするには、このように任意のマイクロアド
レスから起動できる木実施例は有効である。
なお、本発明は上記の実施例に限定されるしのではなく
、DMAC11以外のマイクロプログラムの起動及び起
動アドレスを制御する装置のすべてに適用することがで
きるものである。
、DMAC11以外のマイクロプログラムの起動及び起
動アドレスを制御する装置のすべてに適用することがで
きるものである。
上述の如く、本発明によれば、制御信号入出力切換信号
によりマイクロプログラム起動信号を有効にしているの
で、マイクロプログラム起動信号としてそのレベルによ
り起動をかける信号とした場合は、そのレベルの期間を
選ぶことによってマイクロプログラムのシングルステッ
プ動作ができ、またアドレスバス用途切換信号によりマ
イクロアドレスの入出力を制御しているので、マイクロ
アドレス入力モード時にはマイクロプログラムを任意の
アドレスから起動することができ、他方、マイクロアド
レス出力モード時には現在実行中のマイクロアドレスの
流れを外部でモニタすることができ、このマイクロアド
レスをトレースすることでマイクロプログラムのデバッ
グができ、以上よりマイクロプログラムのデバッグを容
易に行なうことができる等の特長を有するものである。
によりマイクロプログラム起動信号を有効にしているの
で、マイクロプログラム起動信号としてそのレベルによ
り起動をかける信号とした場合は、そのレベルの期間を
選ぶことによってマイクロプログラムのシングルステッ
プ動作ができ、またアドレスバス用途切換信号によりマ
イクロアドレスの入出力を制御しているので、マイクロ
アドレス入力モード時にはマイクロプログラムを任意の
アドレスから起動することができ、他方、マイクロアド
レス出力モード時には現在実行中のマイクロアドレスの
流れを外部でモニタすることができ、このマイクロアド
レスをトレースすることでマイクロプログラムのデバッ
グができ、以上よりマイクロプログラムのデバッグを容
易に行なうことができる等の特長を有するものである。
第1A図及び第1B図は夫々本発明の原理ブロック図、
第2図は本発明装置の一実施例のブロック図、第3図は
本発明装置を有するDMACの入出力信号説明図、 第4図は本発明装置の要部の一実施例の回路系統図、 第5図は本発明装置の他の要部の一実施例の回路系統図
、 第6図は第5図の動作説明用タイムヂャートである。 図において 1は切換手段、 2はマイクロアドレス生成手段、 3はメモリ、 4は選択手段、 6はリクエストハンドラ(Rユニット)、7はマイクロ
ユニット(Mコ−ニット)、8はデータハンドラ(Dユ
ニット)、 TMo、1は制御信号入出力切換信号、M2〜MOはア
ドレスバス用途切換信号、TFLGX、0REQXはマ
イクロプログラム起動信号 を示す。
本発明装置を有するDMACの入出力信号説明図、 第4図は本発明装置の要部の一実施例の回路系統図、 第5図は本発明装置の他の要部の一実施例の回路系統図
、 第6図は第5図の動作説明用タイムヂャートである。 図において 1は切換手段、 2はマイクロアドレス生成手段、 3はメモリ、 4は選択手段、 6はリクエストハンドラ(Rユニット)、7はマイクロ
ユニット(Mコ−ニット)、8はデータハンドラ(Dユ
ニット)、 TMo、1は制御信号入出力切換信号、M2〜MOはア
ドレスバス用途切換信号、TFLGX、0REQXはマ
イクロプログラム起動信号 を示す。
Claims (4)
- (1)制御信号入出力切換信号(TM0、TM1)によ
り内部のプログラム起動信号と外部入力プログラム起動
信号の一方を切換出力する切換手段(1)と、 該切換手段(1)の出力プログラム起動信号に基づきマ
イクロプログラムが格納されたメモリ(3)のマイクロ
アドレスを生成し、該マイクロアドレスを該メモリ(3
)へ供給するマイクロアドレス生成手段(2)とよりな
ることを特徴とするマイクロプログラム制御装置。 - (2)前記外部入力プログラム起動信号は所定レベルの
期間中マイクロプログラムを起動する起動信号(TFL
GX)であることを特徴とする請求項1記載のマイクロ
プログラム制御装置。 - (3)前記外部入力プログラム起動信号は1クロックサ
イクルの幅の、マイクロプログラムの起動を開始させる
パルス(OREQX)であることを特徴とする請求項1
記載のマイクロプログラム制御装置。 - (4)アドレスバス用途切換信号(M2〜M0)により
、前記マイクロアドレス生成手段(2)により生成され
たマイクロアドレスと外部入力マイクロアドレスの一方
を選択出力して前記メモリ(3)に供給するか又はその
マイクロアドレスを外部へ出力する選択手段(4)を設
けたことを特徴とする請求項1記載のマイクロプログラ
ム制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63071426A JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
EP89104851A EP0334240B1 (en) | 1988-03-25 | 1989-03-17 | Semiconductor integrated circuit device having a microprogramm |
KR1019890003794A KR930011426B1 (ko) | 1988-03-25 | 1989-03-25 | 마이크로프로그램을 갖는 반도체 집적 회로장치 |
US07/888,326 US5517653A (en) | 1988-03-25 | 1992-05-26 | Semiconductor integrated circuit device which controls the activation of a microprogram and the start address |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63071426A JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01244548A true JPH01244548A (ja) | 1989-09-28 |
JPH0831053B2 JPH0831053B2 (ja) | 1996-03-27 |
Family
ID=13460173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63071426A Expired - Lifetime JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5517653A (ja) |
EP (1) | EP0334240B1 (ja) |
JP (1) | JPH0831053B2 (ja) |
KR (1) | KR930011426B1 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS61175834A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプログラムデバツグ機能付きデ−タ処理装置 |
JPS61201346A (ja) * | 1985-03-05 | 1986-09-06 | Mitsubishi Electric Corp | マイクロプログラム制御方法 |
JPS625446A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | マイクロプロセツサの制御方法および装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4227245A (en) * | 1972-06-01 | 1980-10-07 | Westinghouse Electric Corp. | Digital computer monitored system or process which is configured with the aid of an improved automatic programming system |
JPS54127247A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Microprogram controller |
US4521858A (en) * | 1980-05-20 | 1985-06-04 | Technology Marketing, Inc. | Flexible addressing and sequencing system for operand memory and control store using dedicated micro-address registers loaded solely from alu |
US4679138A (en) * | 1981-04-23 | 1987-07-07 | Data General Corporation | Microsequencer in a data processing system using stack storage for controlling the sequencing of microroutines |
US4751727A (en) * | 1982-09-30 | 1988-06-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
US4875161A (en) * | 1985-07-31 | 1989-10-17 | Unisys Corporation | Scientific processor vector file organization |
US4835738A (en) * | 1986-03-31 | 1989-05-30 | Texas Instruments Incorporated | Register stack for a bit slice processor microsequencer |
US4891754A (en) * | 1987-07-02 | 1990-01-02 | General Datacomm Inc. | Microinstruction sequencer for instructing arithmetic, logical and data move operations in a conditional manner |
US4875160A (en) * | 1988-07-20 | 1989-10-17 | Digital Equipment Corporation | Method for implementing synchronous pipeline exception recovery |
-
1988
- 1988-03-25 JP JP63071426A patent/JPH0831053B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-17 EP EP89104851A patent/EP0334240B1/en not_active Expired - Lifetime
- 1989-03-25 KR KR1019890003794A patent/KR930011426B1/ko not_active IP Right Cessation
-
1992
- 1992-05-26 US US07/888,326 patent/US5517653A/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS608938A (ja) * | 1983-06-29 | 1985-01-17 | Mitsubishi Electric Corp | マイクロ・プログラムのデバツグ・システム |
JPS61175834A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプログラムデバツグ機能付きデ−タ処理装置 |
JPS61201346A (ja) * | 1985-03-05 | 1986-09-06 | Mitsubishi Electric Corp | マイクロプログラム制御方法 |
JPS625446A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | マイクロプロセツサの制御方法および装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0334240A2 (en) | 1989-09-27 |
JPH0831053B2 (ja) | 1996-03-27 |
US5517653A (en) | 1996-05-14 |
EP0334240B1 (en) | 1996-01-17 |
EP0334240A3 (en) | 1991-04-17 |
KR930011426B1 (ko) | 1993-12-06 |
KR890015410A (ko) | 1989-10-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |