JPS625446A - マイクロプロセツサの制御方法および装置 - Google Patents
マイクロプロセツサの制御方法および装置Info
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- JPS625446A JPS625446A JP60144254A JP14425485A JPS625446A JP S625446 A JPS625446 A JP S625446A JP 60144254 A JP60144254 A JP 60144254A JP 14425485 A JP14425485 A JP 14425485A JP S625446 A JPS625446 A JP S625446A
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- microprocessor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプロセッサの制御方法およびその装
置に関し、特にマイクロプロセッサにおける故障診断、
マ・イクロプログラムのデパックを容易化するのに好適
なマイクロプロセッサの制御力法とその装置に関するも
のである１゜〔発明のｆｙ景〕 マイクロブにコセッサは、Ｌ Ｓ Ｉの高集積化が進展
するにつれて増々、大現模化、複雑化、高機能化Ｉ、て
いる。それに伴って、１つのマイクロ命令を実現するマ
イクロブ［ｌグラ１１も長くなる傾向にあるため、その
デパックやマイクロプロセッサの各種テスト、診断が難
しくなってきいる。
置に関し、特にマイクロプロセッサにおける故障診断、
マ・イクロプログラムのデパックを容易化するのに好適
なマイクロプロセッサの制御力法とその装置に関するも
のである１゜〔発明のｆｙ景〕 マイクロブにコセッサは、Ｌ Ｓ Ｉの高集積化が進展
するにつれて増々、大現模化、複雑化、高機能化Ｉ、て
いる。それに伴って、１つのマイクロ命令を実現するマ
イクロブ［ｌグラ１１も長くなる傾向にあるため、その
デパックやマイクロプロセッサの各種テスト、診断が難
しくなってきいる。
従来、マイクロプロセッサの動作を停止する場合は、Ｈ
ＡＬＴ端子にＨＡＬＴ信号を印加する方法がある。例え
ば、ＭＣ６８０００の場合、ＨＡＬＴ信号が入力される
と、バスサイクルを実行中であればそのバスサイクルを
終了した時点で、一方、実行中のバスサイクルがなけれ
ば直ちに、アドレスバス、データバスそれにバス制御信
号をハイインピーダンス状態にし、動作を停止する。
ＡＬＴ端子にＨＡＬＴ信号を印加する方法がある。例え
ば、ＭＣ６８０００の場合、ＨＡＬＴ信号が入力される
と、バスサイクルを実行中であればそのバスサイクルを
終了した時点で、一方、実行中のバスサイクルがなけれ
ば直ちに、アドレスバス、データバスそれにバス制御信
号をハイインピーダンス状態にし、動作を停止する。
このように、バスサイクル実行中にＨＡ Ｌ Ｔ信号を
印加してもマイクロプロセッサは直ちに停止状態になら
ず１次のバスサイクルの始りまでマイクロプログラムを
実行した後、動作を停止する。
印加してもマイクロプロセッサは直ちに停止状態になら
ず１次のバスサイクルの始りまでマイクロプログラムを
実行した後、動作を停止する。
つまり、バスサイクルの境界′点でないと停止させるこ
とができない、バスサイクルを構成する複数個のクロッ
クサイクルの任意な境界で停止させることができない。
とができない、バスサイクルを構成する複数個のクロッ
クサイクルの任意な境界で停止させることができない。
マイクロプロセッサのＨＡＬＴ端子は、元来、外部バス
をＤＭＡＣ（ＤｉｒｅｃしＭ ｅｍｏｒｙ Ａ ｃｃｅ
ｓｓＣｏｎｔｒｏｌｌｅｒ）や他のマイクロプロセッサ
と共有して使用できるように設けたものであって、ＬＳ
Ｉとしてのマイクロプロセッサ自身の故障診断などを主
目的にしたものではない。このため、ＨＡＬＴ信号によ
る動作停よだけでは、高集積化、高性能化、複雑化する
ＬＳＩとしてのマイクロプロセッサに対し、十分に対処
することができない。
をＤＭＡＣ（ＤｉｒｅｃしＭ ｅｍｏｒｙ Ａ ｃｃｅ
ｓｓＣｏｎｔｒｏｌｌｅｒ）や他のマイクロプロセッサ
と共有して使用できるように設けたものであって、ＬＳ
Ｉとしてのマイクロプロセッサ自身の故障診断などを主
目的にしたものではない。このため、ＨＡＬＴ信号によ
る動作停よだけでは、高集積化、高性能化、複雑化する
ＬＳＩとしてのマイクロプロセッサに対し、十分に対処
することができない。
そこで、故障診断やマイクロプログラムのデパックなど
をやり易くするために、実行するマイクロプログラムを
随時に停止し、そのときのマイクロプロセッサ内部の各
状態を観測できるようにする必要がある。すなわち、マ
イクロプログラムを１ステツプずつトレースできる機能
である。
をやり易くするために、実行するマイクロプログラムを
随時に停止し、そのときのマイクロプロセッサ内部の各
状態を観測できるようにする必要がある。すなわち、マ
イクロプログラムを１ステツプずつトレースできる機能
である。
例えばＭＣ６８０００には、１つのバスサイクルから次
のバスサイクルまでの間に実行するマイクロプログラム
のステップ数が長いもので数十〜百数十に及ぶものがあ
るが５この間、マイクロプロセッサ内部の状態変化の様
子が観測できないのでは故障診断が更に難しくなってし
まうので、任意のステップで停止してｌ！測し、１ステ
ツプずつマイクロプログラムを実行させることのできる
方法が待たれていた。また、マイクロプログラムの１ス
テツプごとに動作停止できないことで、故障診断やマイ
クロプログラム自身のデパックに困難性が大きいために
、マイクロプロセッサＬＳＩの開発時デパック、出荷時
選別テストなどにおいても大きな障害となっていた。
のバスサイクルまでの間に実行するマイクロプログラム
のステップ数が長いもので数十〜百数十に及ぶものがあ
るが５この間、マイクロプロセッサ内部の状態変化の様
子が観測できないのでは故障診断が更に難しくなってし
まうので、任意のステップで停止してｌ！測し、１ステ
ツプずつマイクロプログラムを実行させることのできる
方法が待たれていた。また、マイクロプログラムの１ス
テツプごとに動作停止できないことで、故障診断やマイ
クロプログラム自身のデパックに困難性が大きいために
、マイクロプロセッサＬＳＩの開発時デパック、出荷時
選別テストなどにおいても大きな障害となっていた。
本発明の目的は、このような従来の間層を解決、し、ク
ロックサイクルに従ってマイクロプログラムを実行する
マイクロプロセッサにおいて、故障診断やマイクロプロ
グラムのデパックを容易化するため、上記実行をクロッ
クサイクルの任意な境界で停止させることができ、さら
にマイクロプログラムを１ステツプずつ実行させること
のできるマイクロプロセッサの制御方法および装置を提
供することにある。
ロックサイクルに従ってマイクロプログラムを実行する
マイクロプロセッサにおいて、故障診断やマイクロプロ
グラムのデパックを容易化するため、上記実行をクロッ
クサイクルの任意な境界で停止させることができ、さら
にマイクロプログラムを１ステツプずつ実行させること
のできるマイクロプロセッサの制御方法および装置を提
供することにある。
上記目的を達成するため、本発明のマイクロプロセッサ
の制御方法は、クロックサイクルに従ってマイクロプロ
グラムを実行するマイクロプロセッサにおいて、外部か
ら停止指令（ＳＴＯＰ信号）を受けたとき、上記クロッ
クサイクルΦ１．Φ２に同期する停止（Ｆ ＲＺ）信号
を生成し、該停止（ＦＲＺ）信号で上記実行の動作を停
止状態にすることに特徴がある。
の制御方法は、クロックサイクルに従ってマイクロプロ
グラムを実行するマイクロプロセッサにおいて、外部か
ら停止指令（ＳＴＯＰ信号）を受けたとき、上記クロッ
クサイクルΦ１．Φ２に同期する停止（Ｆ ＲＺ）信号
を生成し、該停止（ＦＲＺ）信号で上記実行の動作を停
止状態にすることに特徴がある。
以下１本発明の実施例を図面により説明する。
第２図は本発明の一実施例を示すマイクロプロセッサの
概略ブロック図、第１図は第２図の状態遷移図である。
概略ブロック図、第１図は第２図の状態遷移図である。
第２図において、１は入出力端子２３．内部データバス
１１を通して入力した命令コードを記憶する命令レジス
タ、２は命令コードを論理的に分解する命令デコーダ、
３は命令コードを基にマイクロプログラムＲＯＭ５の先
頭アドレスを失めるマイクロ命令先頭アドレスレジスタ
、４は先頭とその他のアドレスを切替えるマルチプレク
サ、５はマイクロプログラムを格納するマイクロプログ
ラムＲＯＭ、６はマイクロプログラムＲＯＭ５からのデ
ータ内容を記憶するマイクロ命令レジスタ、７は入力端
子２４．２５からそれぞれ停止指名（ｓＴｏｐ）信号、
１サイクル実行指令＝（ＲＵＮ）信号を受けて後述する
方法により本マイクロプロセッサを実行または停止の状
態にする停止／実行制御回路５８は命令コー ドの中か
ら計算などの内容を記憶する制御データレジスタ、９，
１０はそれぞれ後述するマイクロ命令デコーダ、入出力
制御回路、１２はＡバス、１３はＢバス、１４は内部デ
ータバス１１からのデータを記憶するデータ入力レジス
タ、１５は内部データバス１１に送出するデータを記憶
するデータ出力レジスタ、１６は処理−■二での必要デ
ータを記憶するレジスタ群、１７ばＡＬＵ１８の出力を
一時記憶するアキュミュレ〜夕、１８は算術演算や論理
演算を行うＡ Ｌ Ｕ （Ａ ｒｉｔｈｍｅｔｉｅ ａ
ｎｄ 丁、ｏｇｉｅ Ｕｎｉｔ）、１９はプログラムカ
ウンタ、２０はアドレス出力レジスタ、２１はプログラ
ムカウンタ１９の命令格納アドレス、アドレス出力レジ
スタ２０のアドレスのいずれかを選択し出力端子２２を
通してアト１ノスバスに送出するマルチプレクサ、２６
は入出力制御回路１０の入出力制御応号各出力する端ｒ
一群、２７は人出力制御回路１０に入出力制御応答信号
を入力する端子群である。
１１を通して入力した命令コードを記憶する命令レジス
タ、２は命令コードを論理的に分解する命令デコーダ、
３は命令コードを基にマイクロプログラムＲＯＭ５の先
頭アドレスを失めるマイクロ命令先頭アドレスレジスタ
、４は先頭とその他のアドレスを切替えるマルチプレク
サ、５はマイクロプログラムを格納するマイクロプログ
ラムＲＯＭ、６はマイクロプログラムＲＯＭ５からのデ
ータ内容を記憶するマイクロ命令レジスタ、７は入力端
子２４．２５からそれぞれ停止指名（ｓＴｏｐ）信号、
１サイクル実行指令＝（ＲＵＮ）信号を受けて後述する
方法により本マイクロプロセッサを実行または停止の状
態にする停止／実行制御回路５８は命令コー ドの中か
ら計算などの内容を記憶する制御データレジスタ、９，
１０はそれぞれ後述するマイクロ命令デコーダ、入出力
制御回路、１２はＡバス、１３はＢバス、１４は内部デ
ータバス１１からのデータを記憶するデータ入力レジス
タ、１５は内部データバス１１に送出するデータを記憶
するデータ出力レジスタ、１６は処理−■二での必要デ
ータを記憶するレジスタ群、１７ばＡＬＵ１８の出力を
一時記憶するアキュミュレ〜夕、１８は算術演算や論理
演算を行うＡ Ｌ Ｕ （Ａ ｒｉｔｈｍｅｔｉｅ ａ
ｎｄ 丁、ｏｇｉｅ Ｕｎｉｔ）、１９はプログラムカ
ウンタ、２０はアドレス出力レジスタ、２１はプログラ
ムカウンタ１９の命令格納アドレス、アドレス出力レジ
スタ２０のアドレスのいずれかを選択し出力端子２２を
通してアト１ノスバスに送出するマルチプレクサ、２６
は入出力制御回路１０の入出力制御応号各出力する端ｒ
一群、２７は人出力制御回路１０に入出力制御応答信号
を入力する端子群である。
本マイクロプロセッサの人出力制御回路１ｏは、■入出
力端子２３の情報を内部デルタバス１１を通して命令レ
ジスタ１に取込む制御、■入出力端子２３の情報をデー
・−夕入カレジスタ１４に取込む制御、■データ出力レ
ジスタ１５の内容を入出力端子２３に送出する制御、■
プログラムカウンタ１９またはアドレス出力レジスタ２
ｏの内容をフルチブレクサ２１．出カ端子２２を通して
アト１ノスバスに送出する制御などを行う。
力端子２３の情報を内部デルタバス１１を通して命令レ
ジスタ１に取込む制御、■入出力端子２３の情報をデー
・−夕入カレジスタ１４に取込む制御、■データ出力レ
ジスタ１５の内容を入出力端子２３に送出する制御、■
プログラムカウンタ１９またはアドレス出力レジスタ２
ｏの内容をフルチブレクサ２１．出カ端子２２を通して
アト１ノスバスに送出する制御などを行う。
次に、マイクロ命令デコーダ９は、■レジスタ群】６内
のレジスタを選択する制御、■Ａ Ｌ Ｕ １８の機能
を選択する制御、■バスＡ１２．バスＢ１３を介して行
う各レジスタ間のデータ転送の制御、■命令レジスタ１
の命令コードを命令デコーダ２でデコードし、その命令
のマイグロブログラムＲ，ＯＭ ５における先頭アドレ
スを取出す制御。
のレジスタを選択する制御、■Ａ Ｌ Ｕ １８の機能
を選択する制御、■バスＡ１２．バスＢ１３を介して行
う各レジスタ間のデータ転送の制御、■命令レジスタ１
の命令コードを命令デコーダ２でデコードし、その命令
のマイグロブログラムＲ，ＯＭ ５における先頭アドレ
スを取出す制御。
■命令レジスタ１の命令コードの中から制御データレジ
スタ８に記憶する計算などの内容すなわちマイクロ命令
デコーダ９自身の制御コード部分を取出す制御、■マイ
クロプログラムＲＯＭ５からのフェッチ制御などを行う
。なお、人出力制御回路１０およびマイクロ命令デコー
ダ９による各制御は、図示してないが内部クロックΦ１
．Φ２に同期して毎クロックサイクル実行する。
スタ８に記憶する計算などの内容すなわちマイクロ命令
デコーダ９自身の制御コード部分を取出す制御、■マイ
クロプログラムＲＯＭ５からのフェッチ制御などを行う
。なお、人出力制御回路１０およびマイクロ命令デコー
ダ９による各制御は、図示してないが内部クロックΦ１
．Φ２に同期して毎クロックサイクル実行する。
続いて、上記の各制御動作を停止にし、その後１クロツ
クサイクルのみ冥行させる停止／実行制御回路７を第３
図、第４図により詳細に述べる。
クサイクルのみ冥行させる停止／実行制御回路７を第３
図、第４図により詳細に述べる。
第３図は停止／実行制御回路７の回路図１図中の３３〜
３８はＤ型フリッププロップ回路（Ｄ−ＦＦ）、３９は
インバータ、４０．４１はＮＡＮＤ回路である。
３８はＤ型フリッププロップ回路（Ｄ−ＦＦ）、３９は
インバータ、４０．４１はＮＡＮＤ回路である。
停止／実行制御回路７は、第４図のタイムチャー１−の
ように、入力端子２４に印加されたｓ’ｒｏｐｆｆｆ号
＜７）”Ｈ”＆Ｄ−Ｆ Ｆ ３３ ＋ ３４ テ内部り
ＯツクΦ１．Φ２に同期して受信し、ＮＡＮＤ［ｉ’４
路４１からＩＩ ｒ−８′のＦＲＺ信号を送出して、後
述する方法によりマイクロプロセッサを停止状態にする
６なお、Φ１．Φ２は２相ノンオーバーラツプクロツク
である。
ように、入力端子２４に印加されたｓ’ｒｏｐｆｆｆ号
＜７）”Ｈ”＆Ｄ−Ｆ Ｆ ３３ ＋ ３４ テ内部り
ＯツクΦ１．Φ２に同期して受信し、ＮＡＮＤ［ｉ’４
路４１からＩＩ ｒ−８′のＦＲＺ信号を送出して、後
述する方法によりマイクロプロセッサを停止状態にする
６なお、Φ１．Φ２は２相ノンオーバーラツプクロツク
である。
その後、入力端子２５に印加されたＲ Ｕ Ｎ信号＋７
１ ” Ｈ”をＤ−ＦＦ３５，３６で５ＴＯＰ信号と同
様内部クロックΦ１．Φ２に同期して受信し、Ｄ−ＦＦ
３７，３８で１グロツクサイクルのみにして、ＮＡＮＤ
回路４１がらａｔ Ｈ，４のＦ Ｒ，Ｚ信号を送出し、
停止状態にあるマ、イクロプロセッサに１クロツクサイ
クル分だけマイグロブログラムを実行させた後、再び停
止状態にする。入力端子２４のＳ Ｔ ＯＰ信号が４１
Ｌ １１になるまで動作を停止さ仕るが、その間にＲ
ＵＮ信号の受信回数だけＦＲＺ信号をＬＬ Ｈ１１にし
。マイクロプログラムを１ステツプずつ実行させる。な
お、Ｄ−ＦＦ３７，３８はＲＵＮ信号を更に１クロツク
サイクル遅延さぜ、ＮＡＮＤ回路４０はＤ−ＦＦ３６と
３８の両出方から１クロツクサイクルのパルスを生成す
る。
１ ” Ｈ”をＤ−ＦＦ３５，３６で５ＴＯＰ信号と同
様内部クロックΦ１．Φ２に同期して受信し、Ｄ−ＦＦ
３７，３８で１グロツクサイクルのみにして、ＮＡＮＤ
回路４１がらａｔ Ｈ，４のＦ Ｒ，Ｚ信号を送出し、
停止状態にあるマ、イクロプロセッサに１クロツクサイ
クル分だけマイグロブログラムを実行させた後、再び停
止状態にする。入力端子２４のＳ Ｔ ＯＰ信号が４１
Ｌ １１になるまで動作を停止さ仕るが、その間にＲ
ＵＮ信号の受信回数だけＦＲＺ信号をＬＬ Ｈ１１にし
。マイクロプログラムを１ステツプずつ実行させる。な
お、Ｄ−ＦＦ３７，３８はＲＵＮ信号を更に１クロツク
サイクル遅延さぜ、ＮＡＮＤ回路４０はＤ−ＦＦ３６と
３８の両出方から１クロツクサイクルのパルスを生成す
る。
すなわち、ＦＲＺ信号は、基本的にはＳ丁○Ｐ信号がア
サ−１−されるのに対応してアザートさ九、その間にＲ
８１，７Ｎ信号がアザ−１へされると、上記の回路動作
により１クロックサイクルだけネゲートされる動作であ
る。したがって、外部から入力するＲＵＮ信号は、内部
で１クロックサイクルのパルス信号に変換するために１
クロックサイクル以上長いＩＩ Ｈ１７信号であること
。また、この回路では、外部に設ける診断制御回路が５
ＴＯＰ信号、 ＲＵＮ信号を内部クロックΦｌ、Φ２と
独立してつくれるように配慮している。
サ−１−されるのに対応してアザートさ九、その間にＲ
８１，７Ｎ信号がアザ−１へされると、上記の回路動作
により１クロックサイクルだけネゲートされる動作であ
る。したがって、外部から入力するＲＵＮ信号は、内部
で１クロックサイクルのパルス信号に変換するために１
クロックサイクル以上長いＩＩ Ｈ１７信号であること
。また、この回路では、外部に設ける診断制御回路が５
ＴＯＰ信号、 ＲＵＮ信号を内部クロックΦｌ、Φ２と
独立してつくれるように配慮している。
上記生成のＦＲＺ信号で、本発明の目的である任意なク
ロックサイクルの境界で停止と１クロックサイクルのみ
の実行とを実現するには、ＦＲＺ信号をマイクロ命令デ
コーダ９および入出力制御回路１０から出される全ての
制御出力信号とで論理積をし、その新たな制御出力信号
で各種制御を行えば原理的には可能であるが、全ての制
御出力信号に対してＦＲＺ信号との論理積が必ずはも必
要ではない。それを必要とするのはＦＦやレジスタなど
に設定を行う制御出力信号である。
ロックサイクルの境界で停止と１クロックサイクルのみ
の実行とを実現するには、ＦＲＺ信号をマイクロ命令デ
コーダ９および入出力制御回路１０から出される全ての
制御出力信号とで論理積をし、その新たな制御出力信号
で各種制御を行えば原理的には可能であるが、全ての制
御出力信号に対してＦＲＺ信号との論理積が必ずはも必
要ではない。それを必要とするのはＦＦやレジスタなど
に設定を行う制御出力信号である。
つまり、第２図の命令レジスタ１．マイクロ命令先頭ア
ドレスレジスタ３．マイクロ命令レジスタ６、制御デー
タレジスタ８．データ入力レジスタ１４．データ出力レ
ジスタ１５．レジスタ群１６、アキエミュレータ１フ、
プログラムカウンタ１９、アドレス出力レジスタ２０の
各種レジスタと、入出力制御回路１０の内部にある状態
ＦＦへのセット（Ｓ Ｅ Ｔ）信号にだけＦＲＺ信号と
の論理積を実施し、処理上でのデータをその場で固定す
る。一方、７１．ＬＵ１８の機能選択信号やバスＡ１２
バスＢ１３への出力レジスタの選択信号などの制御出力
信号に対してはＦＲＺ信号との論理積は必要ない。それ
は内部状態さえ変わらなければ。
ドレスレジスタ３．マイクロ命令レジスタ６、制御デー
タレジスタ８．データ入力レジスタ１４．データ出力レ
ジスタ１５．レジスタ群１６、アキエミュレータ１フ、
プログラムカウンタ１９、アドレス出力レジスタ２０の
各種レジスタと、入出力制御回路１０の内部にある状態
ＦＦへのセット（Ｓ Ｅ Ｔ）信号にだけＦＲＺ信号と
の論理積を実施し、処理上でのデータをその場で固定す
る。一方、７１．ＬＵ１８の機能選択信号やバスＡ１２
バスＢ１３への出力レジスタの選択信号などの制御出力
信号に対してはＦＲＺ信号との論理積は必要ない。それ
は内部状態さえ変わらなければ。
ＡＬＵ１８が動作していてもマイクロプロセッサは停止
状態にあると考えられるからである。
状態にあると考えられるからである。
次に、ＦＲＺ信号と制御出力信号との論理積の実施例を
第５図、第６図により詳細に述べる。
第５図、第６図により詳細に述べる。
第５図はＳＥＴ信号に対する実施例であり、ＡＬＵ１８
の出力をアキュミュレータ１７に記憶する場合を示す図
である。図中の５１は３人力のＡＮＤ回路、５２〜５９
はアキュミュレータ１７を構成するＤ−ＦＦである。な
お、ＡＬＵ１８は２組のデータＡＯ〜Ａ７．ＢＯ〜Ｂ７
を入力し、それを機能選択信号ＳＯ〜Ｓ３が指定の機能
内容で処理をし、その結果をＤ−ＦＦ５２〜５９に出力
する。また、機能選択信号ＳＯ〜Ｓ３およびＳＥＴ信号
は、マイクロ命令デコーダ９がマイクロプログラムを単
に論理的に分解して発生させる制御出力信号である。
の出力をアキュミュレータ１７に記憶する場合を示す図
である。図中の５１は３人力のＡＮＤ回路、５２〜５９
はアキュミュレータ１７を構成するＤ−ＦＦである。な
お、ＡＬＵ１８は２組のデータＡＯ〜Ａ７．ＢＯ〜Ｂ７
を入力し、それを機能選択信号ＳＯ〜Ｓ３が指定の機能
内容で処理をし、その結果をＤ−ＦＦ５２〜５９に出力
する。また、機能選択信号ＳＯ〜Ｓ３およびＳＥＴ信号
は、マイクロ命令デコーダ９がマイクロプログラムを単
に論理的に分解して発生させる制御出力信号である。
アキュミュレータ１７のＤ−ＦＦ５２〜５９は、ＳＥＴ
信号、内部クロック中２．ＦＲＺ信号が共に′Ｈ”にあ
るとき上記結果を取込み記憶するが、ＦＲＺ信号が”Ｌ
”（停止状Ｓ）のときには上記結果を取込まない。
信号、内部クロック中２．ＦＲＺ信号が共に′Ｈ”にあ
るとき上記結果を取込み記憶するが、ＦＲＺ信号が”Ｌ
”（停止状Ｓ）のときには上記結果を取込まない。
このように、従来２人力のＡＮＤ回路を３人力に変えて
ＦＲＺ信号を追加することで、ＦＲＺ信号が′Ｌ″のと
きＡＬＵ１８からアキュミュレータ１７へのデータ転送
を阻止し、マイクロプロセッサを停止状態にする。また
、他レジスタにおけるＳＥＴ信号についてもこの例の場
合と同様の方法で実施する。さらに、ＦＲＺ信号により
制御出力信号を無効化にする方法としては、この例の場
合のように制御出力信号自身と論理積する方法の他に、
制御出力信号をデコードする前すなわちデコーダの入力
の部分、例えばマイクロ命令レジスタ６とマイクロ命令
デコーダ９の間で無効化にすることも可能である。
ＦＲＺ信号を追加することで、ＦＲＺ信号が′Ｌ″のと
きＡＬＵ１８からアキュミュレータ１７へのデータ転送
を阻止し、マイクロプロセッサを停止状態にする。また
、他レジスタにおけるＳＥＴ信号についてもこの例の場
合と同様の方法で実施する。さらに、ＦＲＺ信号により
制御出力信号を無効化にする方法としては、この例の場
合のように制御出力信号自身と論理積する方法の他に、
制御出力信号をデコードする前すなわちデコーダの入力
の部分、例えばマイクロ命令レジスタ６とマイクロ命令
デコーダ９の間で無効化にすることも可能である。
第６図は、デコーダ自身の出力を全て無効化にする例で
あり、デコーダの回路図である。図中の７１はインバー
タ、７２〜７７は２人力（７）ＮＯＲ回路、７８〜８５
はＮＡＮＤＡＮＤ回路。
あり、デコーダの回路図である。図中の７１はインバー
タ、７２〜７７は２人力（７）ＮＯＲ回路、７８〜８５
はＮＡＮＤＡＮＤ回路。
このデコーダは、ＮＯＲ回路７２〜７７が入力した入力
データＡＯ〜Ａ２を予め設定した組合せによりＮＡＮＤ
回路７８〜８５でデコードし、デコード出力データＤＯ
〜Ｄ７を送出するが、ＦＲＺ信号がＨ［、ＩＩであると
きにはＮＯＲ回路７２〜７７の出力全てがＬ”、ＮＡＮ
Ｄ回路７８〜８５の出力全てが′Ｈ”となる。
データＡＯ〜Ａ２を予め設定した組合せによりＮＡＮＤ
回路７８〜８５でデコードし、デコード出力データＤＯ
〜Ｄ７を送出するが、ＦＲＺ信号がＨ［、ＩＩであると
きにはＮＯＲ回路７２〜７７の出力全てがＬ”、ＮＡＮ
Ｄ回路７８〜８５の出力全てが′Ｈ”となる。
このように、従来のインバータを２人力のＮＯＲ回路７
２〜７７に変え、インバータ７１を追加して、ＦＲＺ信
号を取入れる二とでＦＲＺ信号がｒｒ Ｌ 、、のとき
は、入力データＡＯ−Ａ２のデコードを阻止し、マイク
ロプロセッサを停止状態にする。
２〜７７に変え、インバータ７１を追加して、ＦＲＺ信
号を取入れる二とでＦＲＺ信号がｒｒ Ｌ 、、のとき
は、入力データＡＯ−Ａ２のデコードを阻止し、マイク
ロプロセッサを停止状態にする。
なお、この方法の場合、デコーダの入力線数が出力線数
より少ないのが一般であるので、論理積のゲート数を減
らす］二では入力側で実施する方がよい。
より少ないのが一般であるので、論理積のゲート数を減
らす］二では入力側で実施する方がよい。
上述より本マイクロプロセッサは、第１図に示すように
、マイクロプログラムを通常に実行し、Ｔ：いるとき（
状態１０ ｉ）、ｓ’ｒｏｐ信号が印加されると、ＦＲ
Ｚ信号をＩＩ Ｌ ＩＩにし、クロックサイクルの境界
点で動作を停止状態にする（状態１０２）。
、マイクロプログラムを通常に実行し、Ｔ：いるとき（
状態１０ ｉ）、ｓ’ｒｏｐ信号が印加されると、ＦＲ
Ｚ信号をＩＩ Ｌ ＩＩにし、クロックサイクルの境界
点で動作を停止状態にする（状態１０２）。
なお、停止状態は５ＴＯＰ信号がなくなるまで続ける。
また、この間にスキャンパス法などの手法によって内部
レジスタやＦＦの内容を外部に取出す、電子線テスタに
よって各箇所における信号レベルを観測するなどを行い
、動作内容をチΣツクする（状態１０４）。
レジスタやＦＦの内容を外部に取出す、電子線テスタに
よって各箇所における信号レベルを観測するなどを行い
、動作内容をチΣツクする（状態１０４）。
その停止状態時に、ＲＵＮ信号が印加されると、ｒｌ
Ｌ ｓ＋にあるＦＲＺ信号を１クロックサイクル期間だ
け” Ｈ”にし、マイクロプログラムを１ステップ実行
し再び停止状態となる（状態１０３）。この後上記と同
様に各部の内容取出し、各箇所のレベル観測を行い、１
ステップ実行後の様子をチェックする。
Ｌ ｓ＋にあるＦＲＺ信号を１クロックサイクル期間だ
け” Ｈ”にし、マイクロプログラムを１ステップ実行
し再び停止状態となる（状態１０３）。この後上記と同
様に各部の内容取出し、各箇所のレベル観測を行い、１
ステップ実行後の様子をチェックする。
このように、マイクロプロセッサの任意なクロックサイ
クルの境界での停止し、その後のマイクロプログラムの
１ステツプずつの実行が可能となったため、バスアクセ
スの時間が長くステップ数の多いマイクロ命令であって
も、どこででも停止状態にし各種チェックを行うことが
できる。これにより、マイクロプログラムのデパックを
大巾に容易化するだけでなく、その制御回路や被制御回
路でのデパックおよび故障診断も容易にできる。また、
ＬＳＩとしてのマイクロプロセッサの開発時デパック、
不良解析などの作業時間が短縮でき、量産時の選別テス
トのテス［・パターンも作り易くなる。
クルの境界での停止し、その後のマイクロプログラムの
１ステツプずつの実行が可能となったため、バスアクセ
スの時間が長くステップ数の多いマイクロ命令であって
も、どこででも停止状態にし各種チェックを行うことが
できる。これにより、マイクロプログラムのデパックを
大巾に容易化するだけでなく、その制御回路や被制御回
路でのデパックおよび故障診断も容易にできる。また、
ＬＳＩとしてのマイクロプロセッサの開発時デパック、
不良解析などの作業時間が短縮でき、量産時の選別テス
トのテス［・パターンも作り易くなる。
本実施例では、無効化すべき制御出力信号が内部クロッ
クのΦ１に同期する信号であり、その制御出力の実行タ
イミングは内部クロックのΦ２で行うものと暗黙のうち
に仮定していたが、Φ１だけでなくΦ２に同期する制御
出力信号も存在する場合は、ＦＲＺ信号を２つで構成す
る必要がある。
クのΦ１に同期する信号であり、その制御出力の実行タ
イミングは内部クロックのΦ２で行うものと暗黙のうち
に仮定していたが、Φ１だけでなくΦ２に同期する制御
出力信号も存在する場合は、ＦＲＺ信号を２つで構成す
る必要がある。
その２つのＦＲＺ信号の発生例を第７図、第８図に示す
。第７図の９１．９２はＤ−ＦＦであり、本回路を停止
／実行制御回路７に実装する。
。第７図の９１．９２はＤ−ＦＦであり、本回路を停止
／実行制御回路７に実装する。
ＦＦ９１は、第８図に示すように、第３図のＮＡＮＤ回
路４１が出力したＦ ＲＺ （ｍ号を内部グロックΦ２
で半サイクル遅延させ、ＦＲ，ＺΦ２信号を出力する。
路４１が出力したＦ ＲＺ （ｍ号を内部グロックΦ２
で半サイクル遅延させ、ＦＲ，ＺΦ２信号を出力する。
一方、ＦＦ９２はＦＦ ９１が出力したＦＲＺΦ２信号
を内部クロックΦｌで上記と同様半サイクル遅延させ、
Ｆ ＲＺ信号から１クロックサイクル遅れるＦＲＺΦ１
信号を出力する。
を内部クロックΦｌで上記と同様半サイクル遅延させ、
Ｆ ＲＺ信号から１クロックサイクル遅れるＦＲＺΦ１
信号を出力する。
このように、ＦＲＺ信号を単に半サイクル遅延させたＦ
ＲＺΦ２信号と、更に半サイクル遅延させたＦ Ｒ，Ｚ
Φ１信号を発生させて、内部クロックのΦ１に同期する
制御出力信号に対してはＦＲＺΦｌ信号で、一方、Φ２
に同期する制御出力信号に対してはＦＲＺΦ２信号で無
効化にすることができる。
ＲＺΦ２信号と、更に半サイクル遅延させたＦ Ｒ，Ｚ
Φ１信号を発生させて、内部クロックのΦ１に同期する
制御出力信号に対してはＦＲＺΦｌ信号で、一方、Φ２
に同期する制御出力信号に対してはＦＲＺΦ２信号で無
効化にすることができる。
以上説明したように、本発明によれば、クロックサイク
ルに従ってマイクロプログラムを実行するマイクロプロ
セッサにおいて、外部からの５ＴＯＰ信号で」二記クロ
ックサイクルに同期するＦＲＺ信号を生成し、制御出力
信号を無効化にするので、マイクロプロセッサを任意な
クロックサイクルの境界で停止させることがでさ、その
停止状態時、同様に外部からのＲＵＮ信号でＦＲＺ信号
を１クロックサイクル期間だけ非生成の状態にし上記無
効化を解除するので、マイクロプログラムを１クロック
サイクル間だけ実行させて再び停止させることが可能で
ある。その結果、マイクロプロセッサの故障診断、マイ
クロプログラムのデパックは大巾に容易化できる。
ルに従ってマイクロプログラムを実行するマイクロプロ
セッサにおいて、外部からの５ＴＯＰ信号で」二記クロ
ックサイクルに同期するＦＲＺ信号を生成し、制御出力
信号を無効化にするので、マイクロプロセッサを任意な
クロックサイクルの境界で停止させることがでさ、その
停止状態時、同様に外部からのＲＵＮ信号でＦＲＺ信号
を１クロックサイクル期間だけ非生成の状態にし上記無
効化を解除するので、マイクロプログラムを１クロック
サイクル間だけ実行させて再び停止させることが可能で
ある。その結果、マイクロプロセッサの故障診断、マイ
クロプログラムのデパックは大巾に容易化できる。
第１図は本発明の一実施例を示ず状態遷移図、第２図は
本発明の一実施例を示す７５イク口プロセッサの概略ブ
ロック図、第３図はマイクロプロセッサ゛を動作停止、
実行に制御するＦＲＺ信号の生成回路、第４図は第３図
の動作タイムヂャー［・、第５図はＦＲＺ信号でＳＥＴ
信号を無効化する例を示す図、第６図はＦＲＺ信号でデ
コーダの全出力を無効化する例を示す図、第７図はＦ
ＲＺ （’ｉ 号をΦ工、Φ２の両方に同期する信号Ｆ
ＲＺΦｌ＋ＦＲＺΦ２に変換する回路例を示す図、第８
図は第７図の動作タイムチャートである。 １：命令レジスタ、２：命令デコーダ、３：マイクロ命
令先頭アドレスレジスタ、４．２１：マルチプレクサ、
５：マイクロプログラムＲＯＭ。 ６：マイクロ命令レジスタ、７：停止／実行制御回路、
８：制御データレジスタ、９：マイクロ命令デコーダ、
１０：入出力制御回路、１１：内部データバス、１２：
Ａバス、１３：Ｂバス、１４：データ入力レジスタ、１
５：データ出力レジスタ、１６：レジスタ群、１７：ア
キユミユレータ、１８：ＡＬＵ、１９ニブログラムカウ
ンタ、２０ニアドレス出力レジスタ、２２：出力端子、
２３：入出力端子、２４，２５，２７：入力端子、２６
：出力端子群、３３〜３８．５２〜５９，９１，９２
： Ｄ−ＦＦ、３９．７１：インバータ、４０゜４１．
７８〜８５ ： ＮＡＮＤ回路、５１：ＡＮＤ回路、７
２〜７７：ＮＯＲ回路。
本発明の一実施例を示す７５イク口プロセッサの概略ブ
ロック図、第３図はマイクロプロセッサ゛を動作停止、
実行に制御するＦＲＺ信号の生成回路、第４図は第３図
の動作タイムヂャー［・、第５図はＦＲＺ信号でＳＥＴ
信号を無効化する例を示す図、第６図はＦＲＺ信号でデ
コーダの全出力を無効化する例を示す図、第７図はＦ
ＲＺ （’ｉ 号をΦ工、Φ２の両方に同期する信号Ｆ
ＲＺΦｌ＋ＦＲＺΦ２に変換する回路例を示す図、第８
図は第７図の動作タイムチャートである。 １：命令レジスタ、２：命令デコーダ、３：マイクロ命
令先頭アドレスレジスタ、４．２１：マルチプレクサ、
５：マイクロプログラムＲＯＭ。 ６：マイクロ命令レジスタ、７：停止／実行制御回路、
８：制御データレジスタ、９：マイクロ命令デコーダ、
１０：入出力制御回路、１１：内部データバス、１２：
Ａバス、１３：Ｂバス、１４：データ入力レジスタ、１
５：データ出力レジスタ、１６：レジスタ群、１７：ア
キユミユレータ、１８：ＡＬＵ、１９ニブログラムカウ
ンタ、２０ニアドレス出力レジスタ、２２：出力端子、
２３：入出力端子、２４，２５，２７：入力端子、２６
：出力端子群、３３〜３８．５２〜５９，９１，９２
： Ｄ−ＦＦ、３９．７１：インバータ、４０゜４１．
７８〜８５ ： ＮＡＮＤ回路、５１：ＡＮＤ回路、７
２〜７７：ＮＯＲ回路。
Claims (4)
- （１） クロックサイクルに従ってマイクロプログラム
を実行するマイクロプロセッサにおいて、外部から停止
指令を受けたとき、上記クロックサイクルに同期する停
止信号を生成し、該停止信号で上記実行の動作を停止状
態にすることを特徴とするマイクロプロセッサの制御方
法。 - （２） 前記停止状態にあるときに外部から実行指令を
受信すると、前記クロックサイクルの１サイクル期間、
前記停止信号を非生成の状態にし、前記実行を行うこと
を特徴とする特許請求の範囲第１項記載のマイクロプロ
セッサの制御方法。 - （３） 前記動作の停止状態は、前記停止信号を生成し
た後、直ちに実現されることを特徴とする特許請求の範
囲第１項記載のマイクロプロセッサの制御方法。 - （４） クロックサイクルに従ってマイクロプログラム
を実行するマイクロプロセッサにおいて、上記実行を任
意なクロックサイクルで停止状態にする停止信号の入力
端子と、上記実行を１クロックサイクル分行わせる実行
指令の入力端子とを具備することを特徴とするマイクロ
プロセッサの制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144254A JPS625446A (ja) | 1985-07-01 | 1985-07-01 | マイクロプロセツサの制御方法および装置 |
| US06/855,942 US4720811A (en) | 1985-04-26 | 1986-04-25 | Microprocessor capable of stopping its operation at any cycle time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144254A JPS625446A (ja) | 1985-07-01 | 1985-07-01 | マイクロプロセツサの制御方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625446A true JPS625446A (ja) | 1987-01-12 |
Family
ID=15357821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144254A Pending JPS625446A (ja) | 1985-04-26 | 1985-07-01 | マイクロプロセツサの制御方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244548A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | マイクロプログラム制御装置 |
| US5479652A (en) * | 1992-04-27 | 1995-12-26 | Intel Corporation | Microprocessor with an external command mode for diagnosis and debugging |
-
1985
- 1985-07-01 JP JP60144254A patent/JPS625446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244548A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | マイクロプログラム制御装置 |
| US5479652A (en) * | 1992-04-27 | 1995-12-26 | Intel Corporation | Microprocessor with an external command mode for diagnosis and debugging |
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