JPS5979500A - プログラマブルメモリマトリクス - Google Patents
プログラマブルメモリマトリクスInfo
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- JPS5979500A JPS5979500A JP58176120A JP17612083A JPS5979500A JP S5979500 A JPS5979500 A JP S5979500A JP 58176120 A JP58176120 A JP 58176120A JP 17612083 A JP17612083 A JP 17612083A JP S5979500 A JPS5979500 A JP S5979500A
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- Japan
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- terminal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１９８０年、２月２８日発行のＥｌｅｃｔｒｏｎｉｃｓ
’の１）Ｐ、 ］、 １３〜１１７に記載されるよう々
電気的に浮いたダート（ｆｌｏａｔｌｎｇ ｇａｔｅ
）を使用するタイプのメモリマトリクスに使用する為の
メモルセルに於いては、欠点のある絶縁層、例えば、コ
ントロールダートとストレージダ−ト間や領域（ｒｅｇ
ｉｏｎｓ ）とストレージダート間の絶縁層は過度のリ
ーク電流の為に望まない再プログラム（ｒｅｐｒｏｇｒ
ａｍｉｎｇ ）をもたらすであろう。
’の１）Ｐ、 ］、 １３〜１１７に記載されるよう々
電気的に浮いたダート（ｆｌｏａｔｌｎｇ ｇａｔｅ
）を使用するタイプのメモリマトリクスに使用する為の
メモルセルに於いては、欠点のある絶縁層、例えば、コ
ントロールダートとストレージダ−ト間や領域（ｒｅｇ
ｉｏｎｓ ）とストレージダート間の絶縁層は過度のリ
ーク電流の為に望まない再プログラム（ｒｅｐｒｏｇｒ
ａｍｉｎｇ ）をもたらすであろう。
そり、ゆえ、メモリセルはＤＥ−Ｏ８３０３０８５２や
特許出ｉＷｏ ８２１００１５４の書類に記載されるよ
うに製造後テストを必要とするであろう。これらの出版
物はｎ個の行選択ラインを使用する電気的にプログラム
可能なメモリマトリクスの為のテスト方法に関する。上
記ｎ個の行選択ラインを介してはｍ個のメモリセルが選
択可能であるとともに、これらｎ個の行選択ラインはｎ
＝２ａなる関係に従った８個の入力ψ：？＋ ベアを持
つ行デ１−ダ（ｒｏｗ ｄｅｃｏｄｅｒ ）のｎ個の出
力端子の１つに各時間に接続される。上記行デコーダに
は、動作モードによっては、Ｉマは（）電位のグラウン
ド電位（ＶＯ）、約５ｖの電源電位（Ｖｃｃ ）、そし
て例えば２５Ｖのグログラミング電圧（Ｖｐ）が供給さ
れる。プログラマゾルメモリマトリクスの従来タイプに
関しては、通常の動作（書き込与、消去、読み出し）期
間、第１の入力信号は行デコーダの８個の入力端子ベア
の一方の端子にそれぞれ供給され、第１の入力信号とは
相補的な第２の入力信号は各ペアの他方の入力端子に供
給さ九る。
特許出ｉＷｏ ８２１００１５４の書類に記載されるよ
うに製造後テストを必要とするであろう。これらの出版
物はｎ個の行選択ラインを使用する電気的にプログラム
可能なメモリマトリクスの為のテスト方法に関する。上
記ｎ個の行選択ラインを介してはｍ個のメモリセルが選
択可能であるとともに、これらｎ個の行選択ラインはｎ
＝２ａなる関係に従った８個の入力ψ：？＋ ベアを持
つ行デ１−ダ（ｒｏｗ ｄｅｃｏｄｅｒ ）のｎ個の出
力端子の１つに各時間に接続される。上記行デコーダに
は、動作モードによっては、Ｉマは（）電位のグラウン
ド電位（ＶＯ）、約５ｖの電源電位（Ｖｃｃ ）、そし
て例えば２５Ｖのグログラミング電圧（Ｖｐ）が供給さ
れる。プログラマゾルメモリマトリクスの従来タイプに
関しては、通常の動作（書き込与、消去、読み出し）期
間、第１の入力信号は行デコーダの８個の入力端子ベア
の一方の端子にそれぞれ供給され、第１の入力信号とは
相補的な第２の入力信号は各ペアの他方の入力端子に供
給さ九る。
テスト動作の為に、上記入力端子ベアを有する８個のア
ドレス増幅回路のそれぞれはテスト起動の為の起動信号
レベルが供給される伺加的な起動端子を有する。起動信
号レベルが与えらｉｔだとき、全ての行選択ラインはプ
ログラムに必吸なハイレベルに切シ換えられ得る。
ドレス増幅回路のそれぞれはテスト起動の為の起動信号
レベルが供給される伺加的な起動端子を有する。起動信
号レベルが与えらｉｔだとき、全ての行選択ラインはプ
ログラムに必吸なハイレベルに切シ換えられ得る。
特許出願ｗｏ ８１１００１５４はある期間に、コント
ロールゲートと各メモリトランジスタのソース間に同時
にテスト電圧を供給することによってテスト動作を実行
する提案をしている。
ロールゲートと各メモリトランジスタのソース間に同時
にテスト電圧を供給することによってテスト動作を実行
する提案をしている。
ＤＥ−Ｏ８３０３０８５２Ｋ開示されているテスト方法
によれば、全ての行選択ラインがプログラミング動作に
必要なレベルに同時に切シ換えられ得るように伺加回路
によってアドレス増幅回路を休止させ（ｐａｓ８ｉｖａ
ｔｅ ）、次にデコーダにプログラミング′亀圧（Ｖｐ
）を与え、最後に、リーク電流メカニズムの為にメモリ
セルの中で再プログラミングが起き工いるか否かを上記
テストの彼で読み出しプロセス中にテストすることが提
案されている。
によれば、全ての行選択ラインがプログラミング動作に
必要なレベルに同時に切シ換えられ得るように伺加回路
によってアドレス増幅回路を休止させ（ｐａｓ８ｉｖａ
ｔｅ ）、次にデコーダにプログラミング′亀圧（Ｖｐ
）を与え、最後に、リーク電流メカニズムの為にメモリ
セルの中で再プログラミングが起き工いるか否かを上記
テストの彼で読み出しプロセス中にテストすることが提
案されている。
それゆえ、従来の付加回路の助けを借りれば、全てのメ
モリセルがプログラム動作に従わせられ得るかあるいは
そつ後の読み出し期間に測定されるという効果を持つ電
圧ロードに同時に従わせられ得るテスト動作の実行が可
能である。
モリセルがプログラム動作に従わせられ得るかあるいは
そつ後の読み出し期間に測定されるという効果を持つ電
圧ロードに同時に従わせられ得るテスト動作の実行が可
能である。
リーク点に関するメモリセルの個々のテストは要求され
る耐え難く長いテスト時間の為に問題とならないであろ
う。
る耐え難く長いテスト時間の為に問題とならないであろ
う。
しかしながら、メモリマトリクスを試験する為の従来の
付加回路は次のような欠点を有していた。すなわち、互
いに隣接するメモリセルは相互の影響あるいは相互作用
（１ｎｔｅｒａｃｔｉｏｎ ）に関して試験されない。
付加回路は次のような欠点を有していた。すなわち、互
いに隣接するメモリセルは相互の影響あるいは相互作用
（１ｎｔｅｒａｃｔｉｏｎ ）に関して試験されない。
この発明によれば、実質的にテスト時間を拡張すること
なしに、異なるようにプログラムされた隣り合うメモリ
セル間の相互の影９をチェックすることをｏ３能にする
簡単な付加回路を有するメモリマトリクスが提供される
。
なしに、異なるようにプログラムされた隣り合うメモリ
セル間の相互の影９をチェックすることをｏ３能にする
簡単な付加回路を有するメモリマトリクスが提供される
。
さらに、この発明によれば、上記刊加回路はメモリセル
マトリクスに欠点がないかどうかに関してメモリセルマ
トリクスをチェックするのに特に適した格子縞ノセター
ン（ｃ’ｈｅｓｓ ｂｏａｒｄ−ｐａｔｔｅｒｎ ）プ
ログラミングの使用を可能にする。
マトリクスに欠点がないかどうかに関してメモリセルマ
トリクスをチェックするのに特に適した格子縞ノセター
ン（ｃ’ｈｅｓｓ ｂｏａｒｄ−ｐａｔｔｅｒｎ ）プ
ログラミングの使用を可能にする。
仁の発明は、複数（ｎ個）の行の中に配列さｈ、これら
ｎ個の行のそれぞれに於いて、ｎ個の行選択ラインの１
″：）Ｋ接続される複数のメモリセルと；（前記ｎ個の
行選択ラインのそれぞれは前記検数のメモリセルのｍ個
のグループを制御する） それぞれ１つの入力端子、第１、第２の２つの出力端子
並びに１つのコントロール端子ヲ有し、かつそれぞれ前
記入力端子に於けるアドレスビット信号が前記第１の出
力端子に供給されるとともに、前記アドレスビット信号
と相補的な信号が前記第２の出力端子に供給されるよう
に前記コントロール端子に於ける第１のコントロール信
号レベルに応答し、さらに、それぞれ前記第１、第２の
出力端子が同じ出力信号レベルに設定されるように前記
コントロール端子に於ける第２のコントロール信号レベ
ルに応答する複数（ａ個：但し、１７４ｇ −２ｎ＝＝
２’）の行アドレス回路と； ｎ１固の出力端子及びａ組の入力端子ペアを有し、かつ
前記ｎ個の出力端子のそれぞれは前記行選択ラインのそ
り、それに接続され、前記ａ組の入力端子ベアの各組は
一方の入力端子が前記行アドレス回路の前記第１の出力
端子に接続されるとともに他方の入力端子が前記行アド
レス回路の前記第２の出力端子に接続されるように前記
ａ個の行アドレス回路の１つにそれぞれ接続され、さら
に、前記ｎ個の出力端子のそれぞれにブラウンに電位、
電源電位、あるい縛、プログラミング電位を供給するよ
うに動作する行デコーダと、 第１のモードコントロール信号が印加される第１の入力
端子、テストコントロール信号が印加される第２の入力
端子、前記ａ個の行アドレス回路の中の１つの回路のコ
ントロール端子に接続される第１の出力端子、前記８１
固の行アドレス回路の中の残りの回路のコントロール端
子に接続される第２の出力端子、並びに上記残りの行ア
ドレス回路の、中の１つの回路の入力端子に接続される
第３の入力端子を有し、前記第１のコントロール信号レ
ベルが前記第１、第２のコントロール信号出力端子に発
生されるように前記第１の入力端子に於ける第１のテス
ト信号レベルと前記第２の入力端子に於ける第１の起動
イトし号レベルに応答し、前記第１、第２のコントロー
ル信号出力端子に前記第２のコントロール信号レベルが
発生されるように前記第１の入力端子に於ける前記第１
のテスト信号レベルと前記第２の入力端子に於ける第２
の起動信号レベルに応答し、前記第２のコントロール信
号レベルが前記第２のコントロール信号出力端子に発生
され、かつ前記第１のコントロール信号出力端子に於け
る信号レベルが前記第３の入力端子に於ける信号レベル
によって決定されるように前記第１の入力端子に於ける
第２のテスト信号レベルに応答するコントロール回路と
を具備するように構成さｈ、るものである。
ｎ個の行のそれぞれに於いて、ｎ個の行選択ラインの１
″：）Ｋ接続される複数のメモリセルと；（前記ｎ個の
行選択ラインのそれぞれは前記検数のメモリセルのｍ個
のグループを制御する） それぞれ１つの入力端子、第１、第２の２つの出力端子
並びに１つのコントロール端子ヲ有し、かつそれぞれ前
記入力端子に於けるアドレスビット信号が前記第１の出
力端子に供給されるとともに、前記アドレスビット信号
と相補的な信号が前記第２の出力端子に供給されるよう
に前記コントロール端子に於ける第１のコントロール信
号レベルに応答し、さらに、それぞれ前記第１、第２の
出力端子が同じ出力信号レベルに設定されるように前記
コントロール端子に於ける第２のコントロール信号レベ
ルに応答する複数（ａ個：但し、１７４ｇ −２ｎ＝＝
２’）の行アドレス回路と； ｎ１固の出力端子及びａ組の入力端子ペアを有し、かつ
前記ｎ個の出力端子のそれぞれは前記行選択ラインのそ
り、それに接続され、前記ａ組の入力端子ベアの各組は
一方の入力端子が前記行アドレス回路の前記第１の出力
端子に接続されるとともに他方の入力端子が前記行アド
レス回路の前記第２の出力端子に接続されるように前記
ａ個の行アドレス回路の１つにそれぞれ接続され、さら
に、前記ｎ個の出力端子のそれぞれにブラウンに電位、
電源電位、あるい縛、プログラミング電位を供給するよ
うに動作する行デコーダと、 第１のモードコントロール信号が印加される第１の入力
端子、テストコントロール信号が印加される第２の入力
端子、前記ａ個の行アドレス回路の中の１つの回路のコ
ントロール端子に接続される第１の出力端子、前記８１
固の行アドレス回路の中の残りの回路のコントロール端
子に接続される第２の出力端子、並びに上記残りの行ア
ドレス回路の、中の１つの回路の入力端子に接続される
第３の入力端子を有し、前記第１のコントロール信号レ
ベルが前記第１、第２のコントロール信号出力端子に発
生されるように前記第１の入力端子に於ける第１のテス
ト信号レベルと前記第２の入力端子に於ける第１の起動
イトし号レベルに応答し、前記第１、第２のコントロー
ル信号出力端子に前記第２のコントロール信号レベルが
発生されるように前記第１の入力端子に於ける前記第１
のテスト信号レベルと前記第２の入力端子に於ける第２
の起動信号レベルに応答し、前記第２のコントロール信
号レベルが前記第２のコントロール信号出力端子に発生
され、かつ前記第１のコントロール信号出力端子に於け
る信号レベルが前記第３の入力端子に於ける信号レベル
によって決定されるように前記第１の入力端子に於ける
第２のテスト信号レベルに応答するコントロール回路と
を具備するように構成さｈ、るものである。
この場合、前記コントロール回路は、
該コントロール回路の前記第１の入力端子に接続される
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の第２の出力端子に接続さｈる出力端子を有
する第１のロジックダートと、 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３へ
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロジックゲートと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロノックケ゛−トの前記
出力端子に接続される第２の入力端子、並びに前記コン
トロール回路の前記第１の出力端子に接続される出力端
子を准する第３のロジックゲートとを具備するように構
成され得る。
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の第２の出力端子に接続さｈる出力端子を有
する第１のロジックダートと、 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３へ
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロジックゲートと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロノックケ゛−トの前記
出力端子に接続される第２の入力端子、並びに前記コン
トロール回路の前記第１の出力端子に接続される出力端
子を准する第３のロジックゲートとを具備するように構
成され得る。
この場合、前記第１のロジックダートは１アンド″ゲー
トで構成され、前記第２のロジックｒ−トは゛オア″ダ
ートで構成され、前記第３のロジックゲートは゛′アン
ド″ゲートで構成され得る。
トで構成され、前記第２のロジックｒ−トは゛オア″ダ
ートで構成され、前記第３のロジックゲートは゛′アン
ド″ゲートで構成され得る。
寸た、この発明に於いては前記複数のメモリセルはそれ
ぞれが複数（ｍ個）の列選択ラインの１つに接続される
ｍ個の列（ｃｏ ｌｕｍｎ ） ＄ルいｔｄ フＯツク
（ｂｌｏｃｋ ）の中に配列され、それぞれが１つの入
力端子、第１、第２の出力端子、１つのコントロール端
子を有し、それぞれが前記入力端子に於けるアドレスビ
ット信号が前記第１の出力端子に供給され、かつ前記ア
ドレスビット信号と相補的な信号が前記第２の出力端子
に供給されるように前記コントロール端子に於ける前記
第１のコントロール信号レベルに応答し、前記第１、第
２の出力端子が同じ出力信号レベルに設定されるようた
前記コントロール端子に於ける前記第２のコントロール
信号レベルに応答するｂ（但し、ｍ＝２ ）個の列アド
レス回路と；ｍ個の出力端子及びｂ組の入力端子ベアを
有し、前記ｍ個の出力端子のそれぞれが前記列選択ライ
ンの１つに接続され、前記す組の入力端子ペアの各組は
その一方の入力端子が前記す個の列アドレス回路の第１
の出力端子に接続され、他方の入力端子が前記ｂ ｆｌ
！ｉｌの列アドレス回路の第２の出力端子に接続される
ように前記す個の列アドレス回路の１つにそ立し れぞれ接続され、グフンド電位、電源電位、プログラミ
ング電位を前記ｍ ｆｌｉａの出力端子のそれぞれに供
給可能な列デコーダとを鳴し、前記コントロール回路の
前記第１の出力端子は前記す個の列アドレス回路の１つ
のコントロール端子に接続され、前記コントロール回路
の前記第２の出力端子はＡｉｌ記す個の列アドレス回路
の残シの回路のコントロール端子に接続されるように構
成され得る。
ぞれが複数（ｍ個）の列選択ラインの１つに接続される
ｍ個の列（ｃｏ ｌｕｍｎ ） ＄ルいｔｄ フＯツク
（ｂｌｏｃｋ ）の中に配列され、それぞれが１つの入
力端子、第１、第２の出力端子、１つのコントロール端
子を有し、それぞれが前記入力端子に於けるアドレスビ
ット信号が前記第１の出力端子に供給され、かつ前記ア
ドレスビット信号と相補的な信号が前記第２の出力端子
に供給されるように前記コントロール端子に於ける前記
第１のコントロール信号レベルに応答し、前記第１、第
２の出力端子が同じ出力信号レベルに設定されるようた
前記コントロール端子に於ける前記第２のコントロール
信号レベルに応答するｂ（但し、ｍ＝２ ）個の列アド
レス回路と；ｍ個の出力端子及びｂ組の入力端子ベアを
有し、前記ｍ個の出力端子のそれぞれが前記列選択ライ
ンの１つに接続され、前記す組の入力端子ペアの各組は
その一方の入力端子が前記す個の列アドレス回路の第１
の出力端子に接続され、他方の入力端子が前記ｂ ｆｌ
！ｉｌの列アドレス回路の第２の出力端子に接続される
ように前記す個の列アドレス回路の１つにそ立し れぞれ接続され、グフンド電位、電源電位、プログラミ
ング電位を前記ｍ ｆｌｉａの出力端子のそれぞれに供
給可能な列デコーダとを鳴し、前記コントロール回路の
前記第１の出力端子は前記す個の列アドレス回路の１つ
のコントロール端子に接続され、前記コントロール回路
の前記第２の出力端子はＡｉｌ記す個の列アドレス回路
の残シの回路のコントロール端子に接続されるように構
成され得る。
この場合、前記コントロール回路は、
該コントロール回路の前記第１の入力端子に接続される
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の第２の出力端子尾接続される出力端子を有
する第１のロジックダートと、 前記゛コントロール回路の前記第１の入力端子に接続さ
れる第１の入力端子、前記コントロール回路の前記第３
の入力端子に接続され為第２の入力端子、並びに出力端
子を有する第２のロノ、クケ゛−１・と、 前記コントロール回路の前記第２の入力端子に接続さり
、る第１の入力端子、前記第２のロジックケ°−トの前
記出力端子に接続される第２の入力端子、並びに前記コ
ントロール回路の前記第１の出力端子に接続さり、る出
力端子を有する第３のロノックケ゛−トとを具備するよ
うに構成され得る。
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の第２の出力端子尾接続される出力端子を有
する第１のロジックダートと、 前記゛コントロール回路の前記第１の入力端子に接続さ
れる第１の入力端子、前記コントロール回路の前記第３
の入力端子に接続され為第２の入力端子、並びに出力端
子を有する第２のロノ、クケ゛−１・と、 前記コントロール回路の前記第２の入力端子に接続さり
、る第１の入力端子、前記第２のロジックケ°−トの前
記出力端子に接続される第２の入力端子、並びに前記コ
ントロール回路の前記第１の出力端子に接続さり、る出
力端子を有する第３のロノックケ゛−トとを具備するよ
うに構成され得る。
この場合、前記第１のロジックゲートは”アンド″デー
トで構成され、前記第２のロジックダートは１オア″ダ
ートで構成され、前記第３のロジックゲートは”アンド
’）ｒ”−）で構成され得る。
トで構成され、前記第２のロジックダートは１オア″ダ
ートで構成され、前記第３のロジックゲートは”アンド
’）ｒ”−）で構成され得る。
この発明では、さらに前記複数のメモリセルはそれぞれ
が複数（ｍ個）の列選択ラインの１つに接続されるｎ１
個の列（ｃｏｌｕｍｎ ）あるいはブロック（ｂｌｏｃ
ｋ ）の中に配列され、それぞれが１つの入力端子、第
１、第２の出力端子、１つのコントロール端子を有し、
それぞれが前記入力端子に於けるアドレスビット信号が
前記第１の出力端子に供給さね１、かつ前記アドレスビ
ット信号と相補的な信号が前記第２の出力端子に供給さ
れるように前記コントロール端子に於ける前記第１のコ
ントロール信号レベルに応答し、前記第１、第２の出力
端子が同じ出力信号レベルに設定されるように前記コン
トロール端子における前記第２のコントロール信号レベ
ルに応答するｂ（但し、ｍ＝２ｂ）個の列アドレス回路
と；ｍイ同の出力端子及びｂ組の入力端子ベアを有し、
Ａｉｌ記ｍ個の出力端子のそれぞれが前記列選択ライン
の１つに接続され、前記す組の入力端子ペアの各組はそ
の一方の入力端子が前記す個の列アドレス回路の第１の
出力端子に接続され、他力の入力端子が前記す個の列ア
ドレス回路の第２の出力端子に一接続されるように前記
す個の列アドレスＮ路の１つにそれぞれ接続され、グメ
ツド電位、電源電位、プログラミング′市位を前記ｍ個
の出力端子のそれぞれに供胎可能な列デコーダとを有し
、前記コントロール回路の前記第２の出力端子は前記す
個の列アドレス回路の全てのコントロール端子に接続さ
れるように構成さね、得る。
が複数（ｍ個）の列選択ラインの１つに接続されるｎ１
個の列（ｃｏｌｕｍｎ ）あるいはブロック（ｂｌｏｃ
ｋ ）の中に配列され、それぞれが１つの入力端子、第
１、第２の出力端子、１つのコントロール端子を有し、
それぞれが前記入力端子に於けるアドレスビット信号が
前記第１の出力端子に供給さね１、かつ前記アドレスビ
ット信号と相補的な信号が前記第２の出力端子に供給さ
れるように前記コントロール端子に於ける前記第１のコ
ントロール信号レベルに応答し、前記第１、第２の出力
端子が同じ出力信号レベルに設定されるように前記コン
トロール端子における前記第２のコントロール信号レベ
ルに応答するｂ（但し、ｍ＝２ｂ）個の列アドレス回路
と；ｍイ同の出力端子及びｂ組の入力端子ベアを有し、
Ａｉｌ記ｍ個の出力端子のそれぞれが前記列選択ライン
の１つに接続され、前記す組の入力端子ペアの各組はそ
の一方の入力端子が前記す個の列アドレス回路の第１の
出力端子に接続され、他力の入力端子が前記す個の列ア
ドレス回路の第２の出力端子に一接続されるように前記
す個の列アドレスＮ路の１つにそれぞれ接続され、グメ
ツド電位、電源電位、プログラミング′市位を前記ｍ個
の出力端子のそれぞれに供胎可能な列デコーダとを有し
、前記コントロール回路の前記第２の出力端子は前記す
個の列アドレス回路の全てのコントロール端子に接続さ
れるように構成さね、得る。
この場合、前記コントロール回路は、
核コントロール回路の前記第１の入力端子に接続される
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並ひに前記コント
ロール回路の第２の出力端子に接続される出力端子を有
する第１０ロソ、クグートと、 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３の
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロジックケ゛−トと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロジックダートの前記出
力端子に接続される第２の入力端子、並びに前記コント
ロール 第１の出力端子に接続さハる出力節１子を有する第３の
ロジッククー゛−トとを具備するように構成され得る。
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並ひに前記コント
ロール回路の第２の出力端子に接続される出力端子を有
する第１０ロソ、クグートと、 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３の
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロジックケ゛−トと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロジックダートの前記出
力端子に接続される第２の入力端子、並びに前記コント
ロール 第１の出力端子に接続さハる出力節１子を有する第３の
ロジッククー゛−トとを具備するように構成され得る。
この場合、前記第１のロジックケ８−トば”アンド″ゲ
ートで構成され、前記第２のロジックダートは゛オア″
ケ゛−トで構成され、前記第３のロジックダートはパア
ンド”ケ８−トで構成され得る。
ートで構成され、前記第２のロジックダートは゛オア″
ケ゛−トで構成され、前記第３のロジックダートはパア
ンド”ケ８−トで構成され得る。
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第１図ばｔ１６単なノアゲートで形成さり．る行デコー
ダ（ ｒｏｗ ｄｅｃｏｒｄｅｒ ） Ｄｚを示す。こ
の１亘１路は上述したｔ１１許出願ＷＯ ８１１００２
５４の書類の第７図に示され、列デコーダ（ ｃｏｌｕ
ｍｎ ｄｅｃｏｒｄｅｒ ’）として参照されるデコー
ダ回路とは異なる。上記行デコーダＤｚに於１ハては、
トランジスタＴ１５は短絡回路（ ｓｈｏｒｔ ｃｉｒ
ｃｕｉｔ ）によって僅，き換えられている。上記行デ
コードＤｚはｎ（固のｌＪ３ブフ端子端子−１〜Ｚｎす
る。これら出力！ＩＭ子ｚ１〜Ｚｎは行選択ラインの対
応するラインに接続されている。読み出し動作モードと
書き込み動作モード及び消去動作モードの期間では、１
つの選択さ）１，た出力端子を除いては、行デコーダ１
）ｚの全ての出力端子は゛ロウレベル”に相当するグラ
ンド電位ｖＯに接続されている。
ダ（ ｒｏｗ ｄｅｃｏｒｄｅｒ ） Ｄｚを示す。こ
の１亘１路は上述したｔ１１許出願ＷＯ ８１１００２
５４の書類の第７図に示され、列デコーダ（ ｃｏｌｕ
ｍｎ ｄｅｃｏｒｄｅｒ ’）として参照されるデコー
ダ回路とは異なる。上記行デコーダＤｚに於１ハては、
トランジスタＴ１５は短絡回路（ ｓｈｏｒｔ ｃｉｒ
ｃｕｉｔ ）によって僅，き換えられている。上記行デ
コードＤｚはｎ（固のｌＪ３ブフ端子端子−１〜Ｚｎす
る。これら出力！ＩＭ子ｚ１〜Ｚｎは行選択ラインの対
応するラインに接続されている。読み出し動作モードと
書き込み動作モード及び消去動作モードの期間では、１
つの選択さ）１，た出力端子を除いては、行デコーダ１
）ｚの全ての出力端子は゛ロウレベル”に相当するグラ
ンド電位ｖＯに接続されている。
この発明に従ったメモリマトリクスの行デコーダＤｚは
ａ個のアドレス増幅回路ＶＩＬ１〜Ｖａ ａによって制
御される。この場合、ａとｎの間にはｎ＝２ａなる関係
がある。アドレス増幅回路Ｖａ １〜Ｖａａは図示され
るように、例えばＡｌ。
ａ個のアドレス増幅回路ＶＩＬ１〜Ｖａ ａによって制
御される。この場合、ａとｎの間にはｎ＝２ａなる関係
がある。アドレス増幅回路Ｖａ １〜Ｖａａは図示され
るように、例えばＡｌ。
ｒ了のような相補的な出力信号のペアを供給する。アド
レス増幅回路Ｖａ １〜Ｖａａはそれぞれ図面上、点線
で示されるａ個のアドレスレジスタＲａ １〜Ｒａａの
１つによって制御あるいは選択される。各アドレスレジ
スタＲａ１〜Ｒａａには、ストレージアドレス（ ｓｔ
ｏｒａｇｅ ａｄｄｒｅｓｓ ）の１ピツ） Ａ．？＋
、Ａ．２＋，・・・、Ａａ＋がそれぞれ与えらり．る
。上記アドレス増幅回路Ｖａ １〜Ｖａａはそれぞれ、
起動端子に１〜Ｋａの１つを有する。各起動端子に１〜
Ｋａには起動イａ号而面供給される。
レス増幅回路Ｖａ １〜Ｖａａはそれぞれ図面上、点線
で示されるａ個のアドレスレジスタＲａ １〜Ｒａａの
１つによって制御あるいは選択される。各アドレスレジ
スタＲａ１〜Ｒａａには、ストレージアドレス（ ｓｔ
ｏｒａｇｅ ａｄｄｒｅｓｓ ）の１ピツ） Ａ．？＋
、Ａ．２＋，・・・、Ａａ＋がそれぞれ与えらり．る
。上記アドレス増幅回路Ｖａ １〜Ｖａａはそれぞれ、
起動端子に１〜Ｋａの１つを有する。各起動端子に１〜
Ｋａには起動イａ号而面供給される。
アドレス増幅回路Ｖａｌ〜Ｖａ＆は従来構成のものであ
シ、起動信号節がノ・イレベルＨになるとすぐに起動さ
れる。言い換えれば、上記相補的なコントロール信号を
出力する。起動信号−而は同時に全体的なメモリ回路の
休止電流セーブ動作（ ｉｎａｃｔｉｖｅ ｃｕｒｒｅ
ｎｔ−ｓａｖｉｎｙ ｏｐｅｒａｔｉｏｎ ）と起動動
作モードを区別する。
シ、起動信号節がノ・イレベルＨになるとすぐに起動さ
れる。言い換えれば、上記相補的なコントロール信号を
出力する。起動信号−而は同時に全体的なメモリ回路の
休止電流セーブ動作（ ｉｎａｃｔｉｖｅ ｃｕｒｒｅ
ｎｔ−ｓａｖｉｎｙ ｏｐｅｒａｔｉｏｎ ）と起動動
作モードを区別する。
しかしながら、休止動作化−ドではアドレス増幅回路Ｖ
ａＪ〜Ｖａａの全ての出力端子がロウレベルのグランド
電位ｖＯに接続され一Ｃいる。しブヒがって、休止動作
モードでは、アドレス増幅回路Ｖａ １ 〜Ｖａ ａの
出力信号Ａ Ｉ ｒ Ａ １ ； ・＝・・・； Ａ
ａ ＋石を受ける行デコーダＤｚの全ての入力女ａ晶子
はロウレベルにある。その結果、行デコーク゛Ｄｚの全
ての出力信号がノ・イＬ／ベルになる。
ａＪ〜Ｖａａの全ての出力端子がロウレベルのグランド
電位ｖＯに接続され一Ｃいる。しブヒがって、休止動作
モードでは、アドレス増幅回路Ｖａ １ 〜Ｖａ ａの
出力信号Ａ Ｉ ｒ Ａ １ ； ・＝・・・； Ａ
ａ ＋石を受ける行デコーダＤｚの全ての入力女ａ晶子
はロウレベルにある。その結果、行デコーク゛Ｄｚの全
ての出力信号がノ・イＬ／ベルになる。
この発明に従った格子縞・ぐターンプログラミングを得
るには、偶数の順序数をもつ行Ｚ２。
るには、偶数の順序数をもつ行Ｚ２。
Ｚ４，・・・と奇数の順序数をもつ行７，１．Ｚ３．・
・・は異なるピットノリーンでプログラムされなければ
ならないが、これらのグループの中では、行に沿ったビ
ットパターンは同じである。それゆえ、行デコーダＤｚ
は関数的に余ての偶数行あるいは全ての奇数行のどちら
か一方が選択されるように起動されなければならない。
・・は異なるピットノリーンでプログラムされなければ
ならないが、これらのグループの中では、行に沿ったビ
ットパターンは同じである。それゆえ、行デコーダＤｚ
は関数的に余ての偶数行あるいは全ての奇数行のどちら
か一方が選択されるように起動されなければならない。
この動作モードは通常動作期間は選択されるべきもので
はなく、テスト動作モードのときだけ選択されるべきも
のである。
はなく、テスト動作モードのときだけ選択されるべきも
のである。
この発明によれば、テスト動作モード用のアドレス増幅
回路Ｖａｌ〜Ｖａ＆は第２図に示されるようなロジック
回路１によってそれらの機能の中で切シ換えられる。上
記ロジック回路１は第１のアンドケ゛−ト２の第１の入
力端子ａ及び第２のアンドダート３の第１の入力端子ａ
に接続されている第１の入力端子Ｅノを有する。また、
ロジック回路１は第１のアンドダート２の第２の入力端
子す及びオアゲート４の第１の入力端子ａＫ接続される
第２の入力端子Ｅ２を有する。
回路Ｖａｌ〜Ｖａ＆は第２図に示されるようなロジック
回路１によってそれらの機能の中で切シ換えられる。上
記ロジック回路１は第１のアンドケ゛−ト２の第１の入
力端子ａ及び第２のアンドダート３の第１の入力端子ａ
に接続されている第１の入力端子Ｅノを有する。また、
ロジック回路１は第１のアンドダート２の第２の入力端
子す及びオアゲート４の第１の入力端子ａＫ接続される
第２の入力端子Ｅ２を有する。
オアダート４の出力端子は第２のアンド回路３の第２の
入力端−Ｆｂに接続されている。第２のアンド回路３の
出力端子はアドレス増幅回路ＶａＺの起動端子に１に接
続さり、でいる。一方、第１のアンドケ゛−ト２の出力
信号は残りのアドレス増幅回路Ｖａ２． Ｖａ３の起動
端子に２．に３に供給される。アドレス増幅回路Ｖａ
２ 、 Ｖａ ３の例えばアドレス増幅回路Ｖａ２の入
力端子はオア回路４の第・２０入力端子すに接続されて
いる。
入力端−Ｆｂに接続されている。第２のアンド回路３の
出力端子はアドレス増幅回路ＶａＺの起動端子に１に接
続さり、でいる。一方、第１のアンドケ゛−ト２の出力
信号は残りのアドレス増幅回路Ｖａ２． Ｖａ３の起動
端子に２．に３に供給される。アドレス増幅回路Ｖａ
２ 、 Ｖａ ３の例えばアドレス増幅回路Ｖａ２の入
力端子はオア回路４の第・２０入力端子すに接続されて
いる。
８ビツトの行デコーダＤｚを含む第２盲に示されるよう
な実施例に於いては、オアダート４の第２の入力端子す
はアドレス増幅回路Ｖａ２の入力端子に接続されている
。この特別な場合に於いて、２つの期間（偶数／奇数）
の行選択・やクーンが達成さｉする。
な実施例に於いては、オアダート４の第２の入力端子す
はアドレス増幅回路Ｖａ２の入力端子に接続されている
。この特別な場合に於いて、２つの期間（偶数／奇数）
の行選択・やクーンが達成さｉする。
列あるいはブロックデコーダが１つの行に沿ったいくつ
かの記憶バイトの区別の為に与えられる場合、これらの
デコーダは上述した構成の行デコーダＤｚと同じ四数／
奇数選択能力を有するように与えられるであろう。しか
しながら、一般に、かつ格子縞パター二ノヲ実現する為
には、すべての列あるいはブロックに対してアドレス増
幅回路Ｖａ２ 、 Ｖａ ３のアドレス信号と類似のア
ドレス信号によって同時に選択能力を内えることは十分
である。そのとき、ビットパターンはざらにガータライ
ンの電位によってだけ、つまシメモリ入力データによっ
てだけ決定される。
かの記憶バイトの区別の為に与えられる場合、これらの
デコーダは上述した構成の行デコーダＤｚと同じ四数／
奇数選択能力を有するように与えられるであろう。しか
しながら、一般に、かつ格子縞パター二ノヲ実現する為
には、すべての列あるいはブロックに対してアドレス増
幅回路Ｖａ２ 、 Ｖａ ３のアドレス信号と類似のア
ドレス信号によって同時に選択能力を内えることは十分
である。そのとき、ビットパターンはざらにガータライ
ンの電位によってだけ、つまシメモリ入力データによっ
てだけ決定される。
第３図に示されるように、行のアドレス増幅回路やフ゛
コーダは第２図に示す回路であシ、列のアドレス増幅回
路やデコーダは第１図に示すものと実質的に同じである
。
コーダは第２図に示す回路であシ、列のアドレス増幅回
路やデコーダは第１図に示すものと実質的に同じである
。
しだがって、この発明に従った電気的にプログラム川面
なメモリマトリクスに於いては、行デコーダＤｚの各出
力端子がプログラミング電位Ｖｐに設定されたとき、ロ
ジックロウあるいは” Ｌ″のＴＥＮＴ信号が入力端子
Ｅ２に供給され、続いてプログラミング動作が行なわれ
ると、゛各行に沿って同じビットパターンでいくつかの
行の同時プログラムが実行される。いくつかのデコーダ
の同時選択は各デコーダを制御するアドレス増幅回路の
出力端子に於ける全てのアドレス信号がロウレベル電位
Ｖｏに設定されたとき達成される。しかしながら、全て
のデコーダの全ての入力端子に供給されるようなロウレ
ベルの電位Ｖｏは休止動作モードの為にすでに供給され
ている。この発明に従えば、＠意にアドレス増幅回路の
部分に限定された同じ状態は１だテストプログラム動作
に利用できる。
なメモリマトリクスに於いては、行デコーダＤｚの各出
力端子がプログラミング電位Ｖｐに設定されたとき、ロ
ジックロウあるいは” Ｌ″のＴＥＮＴ信号が入力端子
Ｅ２に供給され、続いてプログラミング動作が行なわれ
ると、゛各行に沿って同じビットパターンでいくつかの
行の同時プログラムが実行される。いくつかのデコーダ
の同時選択は各デコーダを制御するアドレス増幅回路の
出力端子に於ける全てのアドレス信号がロウレベル電位
Ｖｏに設定されたとき達成される。しかしながら、全て
のデコーダの全ての入力端子に供給されるようなロウレ
ベルの電位Ｖｏは休止動作モードの為にすでに供給され
ている。この発明に従えば、＠意にアドレス増幅回路の
部分に限定された同じ状態は１だテストプログラム動作
に利用できる。
このように、第２図に示されるメモリマトリクスに於い
ては、２つの動作モードが区別され得る。すなわち、 ■、 非テストモード（ｎｏｎ ａｃｔｉｖａｔｅｄ
ｔｅｓｔｍｏ ｄｅ ） （ＴＥＳＴ＝ Ｈ）の期間で
は、全てのアドレス増幅回路に於いてπ信号はそれらの
出力信号Ａｎあるいは厖に影響する（ ＰＤ＝Ｈ： Ａ
ｎ、Ａｎは選択可能）；（罰＝Ｌ ： Ａｎ−厖＝Ｌ） ２、テストモード（ａｃｔｉｖａｔｅｄ ｔｅｓｔ ｍ
ｏｄｅ ）（ＴＥＳＴ−Ｌ）の期間に於いては、可信号
はもはやアドレス増幅回路Ｖａ ３とＶａ ２を起動す
ることができない。（ＡＨ＝ Ａｎ ＝ Ｌ ） ｏ
しかしながら、アドレス増幅回路Ｖａｌはストレージ
アドレスＡ２＋ がハイレベルのとき起動される。
ては、２つの動作モードが区別され得る。すなわち、 ■、 非テストモード（ｎｏｎ ａｃｔｉｖａｔｅｄ
ｔｅｓｔｍｏ ｄｅ ） （ＴＥＳＴ＝ Ｈ）の期間で
は、全てのアドレス増幅回路に於いてπ信号はそれらの
出力信号Ａｎあるいは厖に影響する（ ＰＤ＝Ｈ： Ａ
ｎ、Ａｎは選択可能）；（罰＝Ｌ ： Ａｎ−厖＝Ｌ） ２、テストモード（ａｃｔｉｖａｔｅｄ ｔｅｓｔ ｍ
ｏｄｅ ）（ＴＥＳＴ−Ｌ）の期間に於いては、可信号
はもはやアドレス増幅回路Ｖａ ３とＶａ ２を起動す
ることができない。（ＡＨ＝ Ａｎ ＝ Ｌ ） ｏ
しかしながら、アドレス増幅回路Ｖａｌはストレージ
アドレスＡ２＋ がハイレベルのとき起動される。
テストモードの期間に於いては、すなわち、ＴＥＳＴ二
りでかつＰＤ＝Ｈのとき、ストレーノアドレスＡ２＋は
アドレス増幅回路Ｖａｌの休止状態あるいは動作状態を
決定する。後者の場合に於いて、そしてストレージアド
レスＡＩ＋に従えば、コントロール信号へ１あるいは八
１のどちらか一万がハイレベルになる。その結果、行デ
コーダの５０％の偶数行選択ラインあるいは５０チのび
数行選択ラインがブロックさｌする。
りでかつＰＤ＝Ｈのとき、ストレーノアドレスＡ２＋は
アドレス増幅回路Ｖａｌの休止状態あるいは動作状態を
決定する。後者の場合に於いて、そしてストレージアド
レスＡＩ＋に従えば、コントロール信号へ１あるいは八
１のどちらか一万がハイレベルになる。その結果、行デ
コーダの５０％の偶数行選択ラインあるいは５０チのび
数行選択ラインがブロックさｌする。
プログラム可能なピットパターンは全ての選択された行
に沿って同じであシ、データラインを介して供給され、
かつ多分列／ブロックデコーダに供給さすＬるデータに
対応する。このように、例えば、１つのプログラミング
過程によって全ての行の５０％、すなわちすべてのビッ
トポジションの５０チはフ０ログラムされ得る。
に沿って同じであシ、データラインを介して供給され、
かつ多分列／ブロックデコーダに供給さすＬるデータに
対応する。このように、例えば、１つのプログラミング
過程によって全ての行の５０％、すなわちすべてのビッ
トポジションの５０チはフ０ログラムされ得る。
第１図はこの発明がス前用される従来のメモリマトリク
ス回路のブロック図、第２図はこの発明に係るゾログラ
マプルメモリマトリクスのブロック図、第３図はこの発
明の他の実施例のブロック図である。 Ｄｚ・・・行デコーダ、Ｖａｌ〜Ｖａ ３ ・・・ア
ドレス増１咄回路、Ｒａ、？〜Ｒａ３・・・アドレスレ
ジスタ、２１〜ｚ８・・出力端子、Ｋ１−に３・・・起
動端子、１・・・コントロール回路、Ｅｌ、Ｅ２・・・
入力端子、２．３−・・アンド回路、４・・・オア回路
、ａ・・・行アドレス及びデコーダ回路２列アドレス及
びデコーダ回路。 出願人代理人 弁理士 鈴、江 武 彦１ ＦＩＧ、３ ＦＩＧ、２
ス回路のブロック図、第２図はこの発明に係るゾログラ
マプルメモリマトリクスのブロック図、第３図はこの発
明の他の実施例のブロック図である。 Ｄｚ・・・行デコーダ、Ｖａｌ〜Ｖａ ３ ・・・ア
ドレス増１咄回路、Ｒａ、？〜Ｒａ３・・・アドレスレ
ジスタ、２１〜ｚ８・・出力端子、Ｋ１−に３・・・起
動端子、１・・・コントロール回路、Ｅｌ、Ｅ２・・・
入力端子、２．３−・・アンド回路、４・・・オア回路
、ａ・・・行アドレス及びデコーダ回路２列アドレス及
びデコーダ回路。 出願人代理人 弁理士 鈴、江 武 彦１ ＦＩＧ、３ ＦＩＧ、２
Claims (9)
- （１） 複数（ｎ個）の行の中に配列され、これらｎ
個の行のそれぞれに於いて、ｎ個の行選択ラインの１つ
に接続される複数のメモリセルと；（前記ｎ個の行選択
ラインのそれぞれは前記複数のメモリセルのｍ個のグル
ープを制御する）それぞれ１つの入力端子、第１、第２
の２つの出力端子並びに１つのコン十ロール端子を有し
、かつそれぞれ前記入力端子に於けるアドレスビット信
号が前記第１の出力端子に供給されるとともに前記アド
レスビット信号と相補的な信号が前記第２の出力端子に
供給されるように前記コントロール端子に於ける縞１の
コントロール信号レベルに応答し、さらに、それぞれ前
記第１、第２の出力端子が同じ出力信号レベルに設定さ
れるように前記コントロール端子に於ける第２のコニ／
トロール信号レベルに応答する複数（ａ 個：但し、１
に＄１１ ｉ ｎ ＝２ａ）の行アドレス回路と； ｎ個の出力端子及びａ組の入力端子ベアを有し、かつ前
記ｎ個の出力端子のそれぞれは前記行選択ラインのそれ
ぞれに接続され、前記ａ組の入力端子ペアの各組は一方
の入力端子が前記行アドレス回路の前記第１の出力端子
に接続されるとともた他方の入力端子が前記行アドレス
回路の前記第２の出力端子に接続されるように前記ａ個
の行アドレス回路の１つにそれぞれ接続され、さらに、
前記ｎ個の出力端子のそれぞれにグラウンド電位、電源
電位、あるいはプログラミング電位を供給するように動
作する行デコーダと、 第１のモードコントロール信号が印加される第１の入力
端子、テストコントロール信号が印加される第２の入力
端子、前記ａ個の行アドレス回路の中の１つの回路のコ
ントロール端子に接続される第１の出力端子、前記ａ個
の行アドレス回路の中の残シの回路のコントロール端子
に接続される第２の出力端子、並ひに上記残りの行アド
レス回路の中の１つの回路の入力端子に接続される第３
の入力端子を有し、前記第１のコントロール信号レベル
が前記第１、第２のコントロール信号出力端子に発生さ
れる。ように前記第１の入力端子に於ける第１のテスト
信号レベルと前記第２の入力端子に於ける第１の起動信
号レベルに応答し、前記第１、第２のコントロール信号
出力端子に前記第２のコントロール信号レベルが発生さ
れるように前記第１の入力端子に於ける前記第１のテス
ト信号レベルと前記第２の入力端子に於ける第２の起動
信号レベルに応答し、前記第２のコントロールレベルが
前記第２のコントロール信号出力端子に発生され、かつ
前記第１のコントロール信号出力端子に於ける信号レベ
ルが前記第３の入力端子に於ける信号レベルによって決
定されるように前記第１の入力端子に於ける第２のテス
ト信号レベルに応答スるコントロール回路とを具備した
ノログラマプルメモリマトリクス。 - （２） 前記コントロール回路は、 該コントロール回路の前記第１の入力端子に接続される
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の第２の出力端子に接続される出力端子を有
する第１のロジックゲートと、。 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３の
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロジックダートと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロジックダートの前記出
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の前記第１の出力端子に接続される出力端子
を有する第３のロジックダートとを具備することを特徴
とする特許請求の範囲第１項記載のプログラマブルメモ
リマトリクス。 - （３） 前記第１のロジックｒ−）は°°アンドク゛
−トであシ、前記第２のロジックダートはパオア”ケ゛
−トであシ、前記第３のロジックダートは゛アンド″ダ
ートであることを特徴とする特許請求の範囲第２項記載
のプログラマブルメモリマトリクス。 - （４）前記複数のメモリセルはそれぞれが複数（ｍ個）
の列選択ラインの１つに接続されるｍ個の列（ｃｏｌｕ
ｍｎ ）あるいはブＯｙり（ｂｌｏｃｋ ）の中に配列
され、 前記プログラマブルメモリマトリクスに於いては、それ
ぞれが１つの入力端子、第１、第２の出力端子、１つの
コントロール端子を有し、それぞれが前記入力端子に於
けるアドレスピット信号が前記第１の出力端子に供給さ
れ、かつ前記アドレスビット信号と相補的な信号が前記
第２の出力端子に供給されるよう圧前記コントロール端
子に於ける前記第１のコントロール信号レベルに応答し
、前記第１、第２の出力端子が同じ出力信号レベルに設
定されるように前記コントロール端子に於ける前記第２
のコントロール信号レベルに応答するｂ（但し、ｍ＝２
ｂ）個の列アドレス回路と；ｍ個の出力端子及びｂ組の
入力端子ペアを有し、前記ｍ個の出力端子のそれぞれが
前記列選択ラインの１つに接続され、前記す組の入力端
子ペアの各組はその一方の入力端子が前記す個の列アド
レス回路の第１の出力端子に接続され、他方の入力端子
が前記す個の列アドレス回路の第２の出力端子に接続プ
ログラミング′亀位を前記ｍ個の出力端子のそれぞれに
供給可能な列デコーダとを有し、前記コントロール回路
の前記第１の出力端子は前記す個の列アドレス回路の１
つのコントロール端子に接続され、前記コントロール回
路の前記第２の出力端子は前記す個の列アドレス回路の
残りの回路のコントロール端子に接続されるように構成
されていること’ｅ ｉＰ＋Ｔ徴とする特許請求の範囲
第１項記載のプログラマブルメモリマトリクス。 - （５） 前記コントロール回路は、 該コントロール回路の前記第１の入力端子に接続さノ１
．る第１の入力端子、前記コントロール回路の前記第２
の入力端子に接続される第２の入力端子、並びに前記コ
ントロール回路の第２の出力端子に接続される出力端子
を有する第１のロジックダートと、 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３の
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロジックゲートと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロジックケ゛−トの前記
出力端子に接続される第２の入力端子、並びに前記コン
トロール回路の前記第１の出力端子に接続される出力端
子を有する第３のロジックダートとを具備することを特
徴とする特♂［請求の範囲第４項記載のプログラマブル
メモリマトリクス。 - （６）前記第１のロジックゲートは”アンドダートであ
り、前記第２のロジックダートは゛オア”ダートであり
、前記第３のロジックゲートは１アンド″ダートである
こと全特徴とする特許請求の範囲第５項記載のプログラ
マブルメモリマトリクス。 - （７）前記複数のメモリセルはそれぞれが複数（ｍ個）
の列選択ラインの１つに接続されるｍ個の列（ｃｏｌｕ
ｍｎ ）あるいはブロック（ｂｌｏｃｋ ）の中に配列
され、 前記プログラマブルメモリマトリクスに於いては、それ
ぞれが１つの入力端子、第１、第２の出力端子、１つの
コントロール端子を有し、それぞれが前記入力端子に於
けるアドレスビット信号が前記第１の出力端子に供給さ
れ、かつ前記アドレスビット信号と相補的な信号が前記
第２の出力端子に供給されるように前記コントロール端
子に於ける前記第１のコントロール信号レベルに応答し
、前記第１、第２の出力端子が同じ出力信号レベルに設
定されるように前記コントロール端子に於ける前記第２
のコントロール信号レベルに応答するｂ（但し、ｍ＝２
ｂ）個の列アドレス回路と；ｍ個の出力端子及びｂ組の
入力端子ぜアを有し、前記ｍ個の出力端子のそれぞれが
前記列選択ラインの１つに接続され、前記す組の入力端
子ペアの各組はその一方の入力端子が前記す個の列アド
レス回路の第１の出力端子に接続され、他方の入力端子
が前記す個の列アドレス回路の第２の出力端子に接続さ
れるように前記す個の列アドレス回路の１つ空 にそれぞれ接続され、グフンド電位、電源電位、プログ
ラミング電位を前記ｍ個の出力端子のそれぞれに供給可
能な列デコーダとを有し、前記コントロール回路の前記
第２の出力端子ハ前記す個の列アドレス回路の全てのコ
ントロール端子に接続されるように構成されていること
を（Ｗｐ徴とする前記特許請求の範囲第１項記載のプロ
グラマブルメモリマトリクス。 - （８） 前記コントロール回路は、 該コントロール回路の前記第１の入力端子に接続される
第１の入力端子、前記コントロール回路の前記第２の入
力端子に接続される第２の入力端子、並びに前記コント
ロール回路の第２の出力端子に接続される出力端子を有
する第１のロジックダートと、 前記コントロール回路の前記第１の入力端子に接続され
る第１の入力端子、前記コントロール回路の前記第３の
入力端子に接続される第２の入力端子、並びに出力端子
を有する第２のロノックケ゛−トと、 前記コントロール回路の前記第２の入力端子に接続され
る第１の入力端子、前記第２のロジックケ゛−トの前記
出力端子に接細；される第２の入力端子、並びに前記コ
ントロール回路の前記第１の出力端子に接続される出力
端子を有する第３のロジックケ゛−トとを具備すること
を特徴とする特許請求の範囲第７項記載のプログラマブ
ルメモリマトリクス。 - （９） 前記第１のロジックゲートは６アンド″ケ゛
−トであ）、前記第２のロジックヶ゛−トは”オア″ゲ
ートであυ、前記第３のロジックダートは”アンド′ｒ
−トであることを特徴とする特許請求の範囲第８項記載
のプログラマブルメモリマトリクス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP821087574 | 1982-09-22 | ||
| EP82108757A EP0103654B1 (de) | 1982-09-22 | 1982-09-22 | Elektrisch programmierbare Speichermatrix |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979500A true JPS5979500A (ja) | 1984-05-08 |
| JPH0241120B2 JPH0241120B2 (ja) | 1990-09-14 |
Family
ID=8189238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176120A Granted JPS5979500A (ja) | 1982-09-22 | 1983-09-22 | プログラマブルメモリマトリクス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4502131A (ja) |
| EP (1) | EP0103654B1 (ja) |
| JP (1) | JPS5979500A (ja) |
| DE (1) | DE3276399D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63102094A (ja) * | 1986-10-20 | 1988-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
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|---|---|---|---|---|
| US4701695A (en) * | 1983-12-22 | 1987-10-20 | Monolithic Memories, Inc. | Short detector for PROMS |
| US4595875A (en) * | 1983-12-22 | 1986-06-17 | Monolithic Memories, Incorporated | Short detector for PROMS |
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| US5101409A (en) * | 1989-10-06 | 1992-03-31 | International Business Machines Corporation | Checkboard memory self-test |
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Family Cites Families (2)
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|---|---|---|---|---|
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-
1982
- 1982-09-22 DE DE8282108757T patent/DE3276399D1/de not_active Expired
- 1982-09-22 EP EP82108757A patent/EP0103654B1/de not_active Expired
-
1983
- 1983-09-09 US US06/530,528 patent/US4502131A/en not_active Expired - Fee Related
- 1983-09-22 JP JP58176120A patent/JPS5979500A/ja active Granted
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|---|---|---|---|---|
| JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0466080B2 (ja) * | 1985-11-20 | 1992-10-22 | Fujitsu Ltd | |
| JPS63102094A (ja) * | 1986-10-20 | 1988-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0103654A1 (de) | 1984-03-28 |
| US4502131A (en) | 1985-02-26 |
| JPH0241120B2 (ja) | 1990-09-14 |
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