JPS6258500A - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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- JPS6258500A JPS6258500A JP60198761A JP19876185A JPS6258500A JP S6258500 A JPS6258500 A JP S6258500A JP 60198761 A JP60198761 A JP 60198761A JP 19876185 A JP19876185 A JP 19876185A JP S6258500 A JPS6258500 A JP S6258500A
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- 238000010586 diagram Methods 0.000 description 9
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フィールドプログラマブルな半導体記憶装置
の試験方法特にそのメモリセルの不良検出方法に関する
。
の試験方法特にそのメモリセルの不良検出方法に関する
。
フィールドプログラマブルな読取り専用メモリ（ＦＰＲ
ＯＭ）のメモリセルにはフユーズ型、ダイオード型、コ
ンデンサ型などがあり、フユーズ型は未書込みで短絡状
態（オン）、書込みで断線状態（オフ）、ダイオード型
は未書込みでオフ、書込みでオン、コンデンサ型も未書
込みでオフ、書込みでオンである。フユーズ型のメモリ
セルの書込みは大電流を流してフユーズを溶断すること
により行ない、ダイオード型メモリセルの書込みは大電
流を流してｐｎ接合を破壊し短絡状態にすることにより
行なう。
ＯＭ）のメモリセルにはフユーズ型、ダイオード型、コ
ンデンサ型などがあり、フユーズ型は未書込みで短絡状
態（オン）、書込みで断線状態（オフ）、ダイオード型
は未書込みでオフ、書込みでオン、コンデンサ型も未書
込みでオフ、書込みでオンである。フユーズ型のメモリ
セルの書込みは大電流を流してフユーズを溶断すること
により行ない、ダイオード型メモリセルの書込みは大電
流を流してｐｎ接合を破壊し短絡状態にすることにより
行なう。
第５図はダイオード型メモリセルを説明する図で、（ａ
ｌは断面図、（ｂ）は等価回路図である。メモリセルは
ｎ＋領領域ｐ＋領領域ｎ領域とｐ−領域で構成され、プ
ログラマブル素子として機能するのはｎ＋領領域ｐ＋領
領域構成される逆方向ダイオードＤであるから、等価回
路ではｆｂ１図のようにダイオードマークで示す。Ｑは
逆電流防止用のトランジスタであるが、これは逆電流防
止用ダイオードにすることもある。プログラマブル素子
りと逆電流防止用素子Ｑとが１メモリセルを構成する。
ｌは断面図、（ｂ）は等価回路図である。メモリセルは
ｎ＋領領域ｐ＋領領域ｎ領域とｐ−領域で構成され、プ
ログラマブル素子として機能するのはｎ＋領領域ｐ＋領
領域構成される逆方向ダイオードＤであるから、等価回
路ではｆｂ１図のようにダイオードマークで示す。Ｑは
逆電流防止用のトランジスタであるが、これは逆電流防
止用ダイオードにすることもある。プログラマブル素子
りと逆電流防止用素子Ｑとが１メモリセルを構成する。
ビット線ＢｏにＨ（ハイ）レベル電圧、ワード線Ｗｏに
Ｌ（ロー）レベル電圧が与えられて（Ｂｏ。
Ｌ（ロー）レベル電圧が与えられて（Ｂｏ。
Ｗｏが選択されて）メモリセルＭｏが選択されると、プ
ログラマブル素子りが短絡状態にあればＢｏ。
ログラマブル素子りが短絡状態にあればＢｏ。
Ｄ、Ｑ、グランドの経路で電流Ｉが流れ、プログラマブ
ル素子がオフ状態にあれば該電流は流れず、この電流の
流れる／流れないにより記憶データの“１”０”が読取
られる。
ル素子がオフ状態にあれば該電流は流れず、この電流の
流れる／流れないにより記憶データの“１”０”が読取
られる。
ワード線Ｗｏを選択し、ビット線ＢＯに電圧Ｖを加え、
流れる電流Ｉを求めると、プログラマブル素子りがオフ
ならＶ−１特性は第５図（Ｃ）の曲線ａの如くなる。即
ちプログラマブル素子りがブレークダウンする迄は電流
は殆んど流れず、印加電圧Ｖが大になってブレークダウ
ンすると急激に電流が増大する。このａ特性が正常なプ
ログラマブル素子（ダイオード）Ｄを持つワード線とビ
・ノド線の交点が選択された場合であるが（この特性は
主としてＤにより定まる）、ｂ、ｃの特性になることも
ある。ｂ、Ｃ特性はプログラマブル素子にリークがある
場合で、Ｃはｂより大きなリークを持つ、従って不良度
の大きいプログラマブル素子を持つ交点が選択された場
合である。大きなリークを持つと、書込み済みプログラ
マブル素子との区別がつきにく−なり読取りエラーを生
じやすいからＦＰＲＯＭ製造段階で試験し、許容限度を
越えるものは排除しなければならない。
流れる電流Ｉを求めると、プログラマブル素子りがオフ
ならＶ−１特性は第５図（Ｃ）の曲線ａの如くなる。即
ちプログラマブル素子りがブレークダウンする迄は電流
は殆んど流れず、印加電圧Ｖが大になってブレークダウ
ンすると急激に電流が増大する。このａ特性が正常なプ
ログラマブル素子（ダイオード）Ｄを持つワード線とビ
・ノド線の交点が選択された場合であるが（この特性は
主としてＤにより定まる）、ｂ、ｃの特性になることも
ある。ｂ、Ｃ特性はプログラマブル素子にリークがある
場合で、Ｃはｂより大きなリークを持つ、従って不良度
の大きいプログラマブル素子を持つ交点が選択された場
合である。大きなリークを持つと、書込み済みプログラ
マブル素子との区別がつきにく−なり読取りエラーを生
じやすいからＦＰＲＯＭ製造段階で試験し、許容限度を
越えるものは排除しなければならない。
従来試験では第５図（Ｃ１の鎖線レベルＴＬを許容限界
とし、Ｃ特性のものは不良、ａ、ｂ特性は良としていた
。しかしながらメモリが大容量化すると、ｂ特性のよう
にや＼不良という程度のものでも、ビット線負荷を増大
し動作速度を遅くするので、不良として排除する必要が
ある。メモリが大容量化するとメモリセルのバラつき範
囲が拡がり、ｂ特性のようなや＼不良なセルの発生確率
が高くなるので、その検出手段の確立は重要である。
とし、Ｃ特性のものは不良、ａ、ｂ特性は良としていた
。しかしながらメモリが大容量化すると、ｂ特性のよう
にや＼不良という程度のものでも、ビット線負荷を増大
し動作速度を遅くするので、不良として排除する必要が
ある。メモリが大容量化するとメモリセルのバラつき範
囲が拡がり、ｂ特性のようなや＼不良なセルの発生確率
が高くなるので、その検出手段の確立は重要である。
や＼不良な（ｂ特性）メモリセルは検出レベルＴＬを下
げることにより可能であるが、検出レベルＴＬは検査回
路によって定まってしまい、任意に低減することはでき
ない。即ちＦＰＲＯＭは第７図の如き構成を有し、試験
は出力端Ｏｏ （読出し出力のビット数だけあるがこ−
では１ビツトで代表する）に電圧を与えて流入する電流
をチェックして行なうが、その最小レベルが前記ＴＬで
ある。
げることにより可能であるが、検出レベルＴＬは検査回
路によって定まってしまい、任意に低減することはでき
ない。即ちＦＰＲＯＭは第７図の如き構成を有し、試験
は出力端Ｏｏ （読出し出力のビット数だけあるがこ−
では１ビツトで代表する）に電圧を与えて流入する電流
をチェックして行なうが、その最小レベルが前記ＴＬで
ある。
この点を更に説明すると、第７図で、ＰＲＯＧはメモリ
セルの書込み回路で、第６図に示す構成を有する。また
ＸＡＤＤはＸアドレスバッファ、Ｄ／Ｄはデコーダ及び
ドライバでこれらは第６図のワードドライバＷＤに相当
する。ＹＡＤＤはＹアドレスバッファで、メモリ読出し
時はマルチプレクサＭＰＸを制御して読出し出力の選択
を行なわせ、書込み時には書込み回路ＰＲＯ（：、を制
御してビット線選択を行なう。ＣＥはチップイネーブル
のとき出カバソファＯＵＴをアクティブにする回路であ
り、ＴＷ及びＴＢはメモリセルアレイに設けられるテス
トワード及びテストビットである。
セルの書込み回路で、第６図に示す構成を有する。また
ＸＡＤＤはＸアドレスバッファ、Ｄ／Ｄはデコーダ及び
ドライバでこれらは第６図のワードドライバＷＤに相当
する。ＹＡＤＤはＹアドレスバッファで、メモリ読出し
時はマルチプレクサＭＰＸを制御して読出し出力の選択
を行なわせ、書込み時には書込み回路ＰＲＯ（：、を制
御してビット線選択を行なう。ＣＥはチップイネーブル
のとき出カバソファＯＵＴをアクティブにする回路であ
り、ＴＷ及びＴＢはメモリセルアレイに設けられるテス
トワード及びテストビットである。
書込み回路は第６図に示すように、ダーリントン接続さ
れたトランジスタＱｌ、Ｑ２、これらのトランジスタの
コレクタを電源Ｖｃｃヘプルアップする（プルアップせ
ずフローティングにしておくとコレクタの寄生容量など
により誤動作の恐れがある）抵抗Ｒ及びダイオードＤ
Ｉ 、定電流源ＣＳを有する。この回路ではワードデコ
ーダＷＤでワード線Ｗｏを選択し、Ｙアドレスバッファ
ＹＡＤＤの信号組合せによりＮ Ａ Ｎ Ｄ ＋を介し
てビット線Ｂｏを選択すると、トランジスタＱｌ、Ｑ２
のベースに電流源ＣＳ側から電流Ｉ ＋ （０，３ｍ
Ａ）が供給されてこれらのトランジスタがオンになり、
プルアップ回路の抵抗Ｒ及びダイオードＤ１を通して電
源Ｖｃｃより電流Ｉ２が流入し、ピント線Ｂａには電流
１＋＋Ｉｚが流れる。尤もこれは、メモリセルＭａがこ
れらの電流を通した場合で（書込み済み又は著しい不良
で）、メモリセルＭｏがオフ状恩ならこれらの電流は流
れない。試験は端子Ｏｏに電圧を加えて、流入する電流
を測定することにより行なうが、メモリセルＭｏの不良
度が１１＋１２の電流を流す程度では、これらは既に上
記のように供給されているから端Ｏｎより流入する電流
はない。端子０２より電流が流入するのはメモリセルＭ
ｏがＩＩ＋Ｉ２以上の電流を流すときであり、従って不
良検出可能な最小レベルはＴＬ＝Ｉ＋＋１２になる。
れたトランジスタＱｌ、Ｑ２、これらのトランジスタの
コレクタを電源Ｖｃｃヘプルアップする（プルアップせ
ずフローティングにしておくとコレクタの寄生容量など
により誤動作の恐れがある）抵抗Ｒ及びダイオードＤ
Ｉ 、定電流源ＣＳを有する。この回路ではワードデコ
ーダＷＤでワード線Ｗｏを選択し、Ｙアドレスバッファ
ＹＡＤＤの信号組合せによりＮ Ａ Ｎ Ｄ ＋を介し
てビット線Ｂｏを選択すると、トランジスタＱｌ、Ｑ２
のベースに電流源ＣＳ側から電流Ｉ ＋ （０，３ｍ
Ａ）が供給されてこれらのトランジスタがオンになり、
プルアップ回路の抵抗Ｒ及びダイオードＤ１を通して電
源Ｖｃｃより電流Ｉ２が流入し、ピント線Ｂａには電流
１＋＋Ｉｚが流れる。尤もこれは、メモリセルＭａがこ
れらの電流を通した場合で（書込み済み又は著しい不良
で）、メモリセルＭｏがオフ状恩ならこれらの電流は流
れない。試験は端子Ｏｏに電圧を加えて、流入する電流
を測定することにより行なうが、メモリセルＭｏの不良
度が１１＋１２の電流を流す程度では、これらは既に上
記のように供給されているから端Ｏｎより流入する電流
はない。端子０２より電流が流入するのはメモリセルＭ
ｏがＩＩ＋Ｉ２以上の電流を流すときであり、従って不
良検出可能な最小レベルはＴＬ＝Ｉ＋＋１２になる。
このように書込み回路を介して直流（Ｄ Ｃ）的にメモ
リセルのリーク電流を測定する方法では小さなリーク電
流の不良セル検出ができない。未書込みセルを用いて測
定した遅延時間ｔＰＺＬの交流＜ＡＣ）的遅れとリーク
量とを相関付け、間接的にリークの有無を検出する方式
もあるが、この方式ではセルのブレークダウン電圧があ
る程度以上大きい場合は、さほどの交流的遅れとはなら
ず、不良メモリセルの検出が難しい。
リセルのリーク電流を測定する方法では小さなリーク電
流の不良セル検出ができない。未書込みセルを用いて測
定した遅延時間ｔＰＺＬの交流＜ＡＣ）的遅れとリーク
量とを相関付け、間接的にリークの有無を検出する方式
もあるが、この方式ではセルのブレークダウン電圧があ
る程度以上大きい場合は、さほどの交流的遅れとはなら
ず、不良メモリセルの検出が難しい。
本発明はか＼る問題点を解決し、容易にメモリセルのリ
ーク性不良を検出できるＦＰＲＯＭ試験法を提供しよう
とするものである。
ーク性不良を検出できるＦＰＲＯＭ試験法を提供しよう
とするものである。
本発明はフィールドプログラマブルな未書込みリアルセ
ルと、テストパターンに従って書込み済み、非書込み各
状態としたテストセルとを有する半導体記憶装置の試験
方法において、書込み済みテストセルと未書込みリアル
セルとを交互に選択し、該リアルセルのアクセス時間よ
りリアルセル良、不良を判定することを特徴とするもの
である。
ルと、テストパターンに従って書込み済み、非書込み各
状態としたテストセルとを有する半導体記憶装置の試験
方法において、書込み済みテストセルと未書込みリアル
セルとを交互に選択し、該リアルセルのアクセス時間よ
りリアルセル良、不良を判定することを特徴とするもの
である。
Ｃ作用〕
本発明では書込み済のテストセル（テストワード又はテ
ストビットの書込み済みメモリセル）と未書込みのリア
ルセル（フィールドプログラマブルなメモリセル）とを
交互に選択し、リアルセルのアクセス時間を測定するこ
とにより不良リアルセルを検出する。この方法によれば
リーク度が少ないメモリセルの検出も容易にできる。
ストビットの書込み済みメモリセル）と未書込みのリア
ルセル（フィールドプログラマブルなメモリセル）とを
交互に選択し、リアルセルのアクセス時間を測定するこ
とにより不良リアルセルを検出する。この方法によれば
リーク度が少ないメモリセルの検出も容易にできる。
第１図はＦＰＲＯＭの出力部を示し、Ｑ５．Ｑ６はその
３ステートの出力段トランジスタ、Ｑ７はそのドライバ
トランジスタ、Ｑθ、Ｑ９は入力段トランジスタである
。この図ではマルチプレクサＭＰＸはＮＡＮＤ、ｏ 、
Ｄ ｉ 、 Ｒ＋ 、 Ｑ ｅより構成される。チッ
プ選択時はチップイネーブル信号ＣＥはＬレベルであり
、インバータＩＮＶの出力はＨレベル、トランジスタＱ
９はオフである。この状態で、かつＮ Ａ Ｎ Ｄ ｏ
がＨレベル出力を生じてビット線Ｂａを選択すると、出
力Ｏｏはビット線ＢｏのＨ（ハイ）、Ｌ（ロー）に従う
出力になる。
３ステートの出力段トランジスタ、Ｑ７はそのドライバ
トランジスタ、Ｑθ、Ｑ９は入力段トランジスタである
。この図ではマルチプレクサＭＰＸはＮＡＮＤ、ｏ 、
Ｄ ｉ 、 Ｒ＋ 、 Ｑ ｅより構成される。チッ
プ選択時はチップイネーブル信号ＣＥはＬレベルであり
、インバータＩＮＶの出力はＨレベル、トランジスタＱ
９はオフである。この状態で、かつＮ Ａ Ｎ Ｄ ｏ
がＨレベル出力を生じてビット線Ｂａを選択すると、出
力Ｏｏはビット線ＢｏのＨ（ハイ）、Ｌ（ロー）に従う
出力になる。
即ち出力段の入力端電位ｖｂがＨレベル（これは選択セ
ルがオフのとき）ならトランジスタＱ ａ 。
ルがオフのとき）ならトランジスタＱ ａ 。
Ｑ７．Ｑ６はオン、Ｑ５はオフ、出力ＯｏはＬとなり、
逆にｖｂがＬレベル（選択セルがオン）ならトランジス
タＱｅ、Ｑ？、Ｑ６はオフ、Ｑ５はオン、出力ＯｏはＨ
になる。
逆にｖｂがＬレベル（選択セルがオン）ならトランジス
タＱｅ、Ｑ？、Ｑ６はオフ、Ｑ５はオン、出力ＯｏはＨ
になる。
製造段階ではメモリセルアレイのユーザが書込むメモリ
セル（フィールドプログラマブルなメモリセル、リアル
セルともいう）はオフであり、テスト用のメモリセル（
テストセル）はテストパターンに従ってオン（書込み済
み）又はオフ（非書込み）である。Ｍｔはそのオンであ
るテストセルを示し、Ｗｔは該セルの逆電流防止用トラ
ンジスタのベースを通るワード線を示す。図では単にワ
ード線をＷｏ、Ｗ＋及びＷｔ、ビット線はＢａのみを示
しているが、勿論ＦＰＲＯＭでは多数のワード線及びビ
ット線を有する。図示のワード線、ビット線及びその付
属回路は図示しないそれらを代表している。
セル（フィールドプログラマブルなメモリセル、リアル
セルともいう）はオフであり、テスト用のメモリセル（
テストセル）はテストパターンに従ってオン（書込み済
み）又はオフ（非書込み）である。Ｍｔはそのオンであ
るテストセルを示し、Ｗｔは該セルの逆電流防止用トラ
ンジスタのベースを通るワード線を示す。図では単にワ
ード線をＷｏ、Ｗ＋及びＷｔ、ビット線はＢａのみを示
しているが、勿論ＦＰＲＯＭでは多数のワード線及びビ
ット線を有する。図示のワード線、ビット線及びその付
属回路は図示しないそれらを代表している。
書込み済みテストセルＭｔを選択すると、ビット線Ｂｏ
の電位は１．２Ｖ程度になる。即ちワードデコーダ／ド
ライバＤ／Ｄの選択レベルは約０．５Ｖ、テストセルＭ
ｔの逆電流防止用トランジスタのベース・エミッタ間電
圧ＶＢＥは約０．７ Ｖ、従ってＢｏの電位（ＶＬとす
る）は約１．２Ｖである。
の電位は１．２Ｖ程度になる。即ちワードデコーダ／ド
ライバＤ／Ｄの選択レベルは約０．５Ｖ、テストセルＭ
ｔの逆電流防止用トランジスタのベース・エミッタ間電
圧ＶＢＥは約０．７ Ｖ、従ってＢｏの電位（ＶＬとす
る）は約１．２Ｖである。
この電位は電源Ｖｃｃ、抵抗Ｒ＋ 、ダイオードＤｉを
通して供給され、このとき電位ｖｂは該ダイオードＤｉ
の順方向電圧Ｖｐ＝０．４Ｖだけ高い１．６Ｖになる。
通して供給され、このとき電位ｖｂは該ダイオードＤｉ
の順方向電圧Ｖｐ＝０．４Ｖだけ高い１．６Ｖになる。
そしてＶ ｂ ＝ １．６ Ｖでは、トランジスタＱθ
、Ｑ？、Ｑ６をオンにするには３ＶＢＥ＝２゜１■必要
であるからこれらのトランジスタはオンせず、出力Ｏｏ
はＨレベルである。リアルセル（非書込み済みセル）例
えばＭａを選択すると、ビット線Ｂｏはメモリセルを通
してグランドへ落されることはなくなり、ビット線電位
は上る。このビット線電位（ｖＨとする）は、Ｖｂ＝３
Ｖａｇ＝ ２． Ｉ Ｖに制限されるので、それよりＶ
Ｆだけ低い１．７■であり、このときトランジスタＱθ
、Ｑ７゜Ｑ６はオン、出力ｏｏはＬレベルである。
、Ｑ？、Ｑ６をオンにするには３ＶＢＥ＝２゜１■必要
であるからこれらのトランジスタはオンせず、出力Ｏｏ
はＨレベルである。リアルセル（非書込み済みセル）例
えばＭａを選択すると、ビット線Ｂｏはメモリセルを通
してグランドへ落されることはなくなり、ビット線電位
は上る。このビット線電位（ｖＨとする）は、Ｖｂ＝３
Ｖａｇ＝ ２． Ｉ Ｖに制限されるので、それよりＶ
Ｆだけ低い１．７■であり、このときトランジスタＱθ
、Ｑ７゜Ｑ６はオン、出力ｏｏはＬレベルである。
第２図はビット線電位■の変化を示す。テストセルＭｔ
が選択されるとビット線電位ＶはｖＬであり、この状態
で選択セルをリアルセルＭｏに切換えるとビット線電位
はＶＨへ立上る。選択リアルセルＭｏが充分にオフであ
る良セルならこのｖＬからｖＨへの立上りは曲線Ｃ１で
示すように速やかに行なわれるが、リークのある不良セ
ルなら立上りは遅れる（リークが著しく大ならオンセル
と同じで、立上らない）。従ってメモリアクセスアドレ
スを切換えた時点から適当な時間ｔｓ後の電位をチェッ
クし、闇値を例えばＴＬとしてそのＨｌＬを判定すれば
、セル良／不良を判断することができる。第２図では曲
線Ｃ１なら良、曲線Ｃ２なら不良である。
が選択されるとビット線電位ＶはｖＬであり、この状態
で選択セルをリアルセルＭｏに切換えるとビット線電位
はＶＨへ立上る。選択リアルセルＭｏが充分にオフであ
る良セルならこのｖＬからｖＨへの立上りは曲線Ｃ１で
示すように速やかに行なわれるが、リークのある不良セ
ルなら立上りは遅れる（リークが著しく大ならオンセル
と同じで、立上らない）。従ってメモリアクセスアドレ
スを切換えた時点から適当な時間ｔｓ後の電位をチェッ
クし、闇値を例えばＴＬとしてそのＨｌＬを判定すれば
、セル良／不良を判断することができる。第２図では曲
線Ｃ１なら良、曲線Ｃ２なら不良である。
リアルセルはユーザが書込みを行なうまでは全て非書込
み、オフセルであるから、例えばリアルセルＭａを選択
し、次にリアルセルＭ１を選択してもビット線Ｂｏの電
位は殆んど変らず（共に完全オフセルなら共にｖＨで変
化なし、一方がり一りセルなら若干のｖＨの低下がある
だけ）、良／不良セルの判定は難しい。この点本発明の
ように書込み済みテストセルを利用し、任意のリアルセ
ル（これはランダムに選んでよい）と該テストセル（こ
れも書込み済セル内で適当に選んでよい）とを交互に選
択するようにするとビット線電位はＶＨ，ＶＬ間を大き
く変動するから確実に良、不良セルの判定を行なうこと
ができる。
み、オフセルであるから、例えばリアルセルＭａを選択
し、次にリアルセルＭ１を選択してもビット線Ｂｏの電
位は殆んど変らず（共に完全オフセルなら共にｖＨで変
化なし、一方がり一りセルなら若干のｖＨの低下がある
だけ）、良／不良セルの判定は難しい。この点本発明の
ように書込み済みテストセルを利用し、任意のリアルセ
ル（これはランダムに選んでよい）と該テストセル（こ
れも書込み済セル内で適当に選んでよい）とを交互に選
択するようにするとビット線電位はＶＨ，ＶＬ間を大き
く変動するから確実に良、不良セルの判定を行なうこと
ができる。
第３図を参照してこの点を更に説明すると、（ａ）は最
初書込み済みテストセルを選択し、次に非書込み済みリ
アルセルを選択した場合つまり本発明の場合、（ｂｌは
最初も次も非書込み済みセルを選択した従来の場合であ
る。テストセル即ちテストワード又はテストビットのメ
モリセルは、アドレスのあるビットの入力端子に通常の
“１”レベルよす高いレベルＶＩＭ（例えば通常の“１
″レベルを５■として１０Ｖ）を加え、残りのビットは
通常と同じＨ，Ｌレベルの電圧にすることにより選択さ
れ、ｉＶＩＭビットを通常のＨ，Ｌレベルにするとリア
ルセルが選択される。従って第３図（ａ）の鎖線左側は
テストセル、同右側はリアルセル選択である。書込み済
みテストセル選択状態ではビット線Ｂｏの電位Ｖａはｖ
Ｌ、出力段の入力端電位ｖｂは■Ｌ＋■Ｆ、出力Ｏｏは
Ｈ１非書込みリアルセル選択状態ではビット線電位Ｖａ
はｖＨ１入力端電位ｖｂはＶＨ＋ＶＦ、出力ＯｏはＬで
ある。リークがあるとビット線電位のｖＬからｖＨへの
立上りは点線で示すように緩やかになり、つれて出力Ｏ
ｏの立下りが点線で示すように遅れる。
初書込み済みテストセルを選択し、次に非書込み済みリ
アルセルを選択した場合つまり本発明の場合、（ｂｌは
最初も次も非書込み済みセルを選択した従来の場合であ
る。テストセル即ちテストワード又はテストビットのメ
モリセルは、アドレスのあるビットの入力端子に通常の
“１”レベルよす高いレベルＶＩＭ（例えば通常の“１
″レベルを５■として１０Ｖ）を加え、残りのビットは
通常と同じＨ，Ｌレベルの電圧にすることにより選択さ
れ、ｉＶＩＭビットを通常のＨ，Ｌレベルにするとリア
ルセルが選択される。従って第３図（ａ）の鎖線左側は
テストセル、同右側はリアルセル選択である。書込み済
みテストセル選択状態ではビット線Ｂｏの電位Ｖａはｖ
Ｌ、出力段の入力端電位ｖｂは■Ｌ＋■Ｆ、出力Ｏｏは
Ｈ１非書込みリアルセル選択状態ではビット線電位Ｖａ
はｖＨ１入力端電位ｖｂはＶＨ＋ＶＦ、出力ＯｏはＬで
ある。リークがあるとビット線電位のｖＬからｖＨへの
立上りは点線で示すように緩やかになり、つれて出力Ｏ
ｏの立下りが点線で示すように遅れる。
従ってアドレスが切換った時点からＴｓ後（例えば５０
ｎＳ後）の出力ＯｏのＨ，Ｌをみれば、良。
ｎＳ後）の出力ＯｏのＨ，Ｌをみれば、良。
不良セルの判定ができる。
これに対して第３図ｆｂ）ではリアルセルからリアルセ
ルの選択をしており、電位Ｖａ、Ｖｂは切換え時点で僅
かな落ち込みをみせるだけで出力Ｏ。
ルの選択をしており、電位Ｖａ、Ｖｂは切換え時点で僅
かな落ち込みをみせるだけで出力Ｏ。
はＬレベルのま＼であり、リークが若干あるという程度
の不良セルの検出は困難である（著しいリークがあって
オンセルと変らなければ勿論検出可能である）。
の不良セルの検出は困難である（著しいリークがあって
オンセルと変らなければ勿論検出可能である）。
チップをセレクト状態にし、書込み済みテストセル、非
書込みリアルセルを交互に選択してビット線電位をＨ，
Ｌに変え、その立上り特性をみる代りに、チップをセレ
クト、非セレクトに変えても同様にしても不良セルの選
択ができる。第１図及び第４図＜８）を参照してこれを
説明すると、チップセレクト信号ＣＥをＨにするとイン
バータＩＮ■の出力はし、従ってトラジスタＱ９はオン
、Ｑ５はオフ、トランジスタＱＢのエミッタはダイオー
ドＤｊを通してインバータＩＮＶのＬレベルヘクランブ
されるのでトランジスタＱ？、Ｑ６はオフ、従って出力
ＯｏはハイＺ（高インピーダンス）状態でり、外部負荷
により定まる電位をとる。この電位は、例えば３，３■
のＨレベルとする。また入力端電位ｖｂは、インバータ
ＩＮＶのＬレベルは０．５ Ｖ、）ｙＥ オー Ｆ Ｄ
ｊ ノ）１１７方向電圧ｖＦは０６４Ｖ１ トランジ
ス９ Ｑ ｓ ノＶ ＢＥは０．７ Ｖとすると１゜６
Ｖである。そして選択したセルはテストセルとするとビ
ット線Ｂｏの電位は１．２■であり、これは１．６■の
電位ｖｂからダイオードＤｊの０．４ Ｖを引いた電位
に等しい。選択したセルが充分にオフのリアルセルなら
ダイオードＤｉはオフで、ビット線Ｂｏはフローティン
グになるが、リアルセル選択前にテストセルを選択する
とビット線Ｂ０はテストセル選択時の１．２ｖを保つ。
書込みリアルセルを交互に選択してビット線電位をＨ，
Ｌに変え、その立上り特性をみる代りに、チップをセレ
クト、非セレクトに変えても同様にしても不良セルの選
択ができる。第１図及び第４図＜８）を参照してこれを
説明すると、チップセレクト信号ＣＥをＨにするとイン
バータＩＮ■の出力はし、従ってトラジスタＱ９はオン
、Ｑ５はオフ、トランジスタＱＢのエミッタはダイオー
ドＤｊを通してインバータＩＮＶのＬレベルヘクランブ
されるのでトランジスタＱ？、Ｑ６はオフ、従って出力
ＯｏはハイＺ（高インピーダンス）状態でり、外部負荷
により定まる電位をとる。この電位は、例えば３，３■
のＨレベルとする。また入力端電位ｖｂは、インバータ
ＩＮＶのＬレベルは０．５ Ｖ、）ｙＥ オー Ｆ Ｄ
ｊ ノ）１１７方向電圧ｖＦは０６４Ｖ１ トランジ
ス９ Ｑ ｓ ノＶ ＢＥは０．７ Ｖとすると１゜６
Ｖである。そして選択したセルはテストセルとするとビ
ット線Ｂｏの電位は１．２■であり、これは１．６■の
電位ｖｂからダイオードＤｊの０．４ Ｖを引いた電位
に等しい。選択したセルが充分にオフのリアルセルなら
ダイオードＤｉはオフで、ビット線Ｂｏはフローティン
グになるが、リアルセル選択前にテストセルを選択する
とビット線Ｂ０はテストセル選択時の１．２ｖを保つ。
このリアルセル選択状態でチップセレクトにすると、イ
ンバータＩＮＶの出力はＨ、トランジスタＱ９はオフ、
ダイオードＤｊによるトランジスタＱｅのエミッタのプ
ルダウンは終了し、電位ｖｂは２．１■にまた電位Ｖａ
はそれよりｖＦだけ低い電位ＶＨ＝１．７Ｖへ上昇する
。但し選択したリアルセルにリークがあると、これらの
電位上昇は点線で示すように緩やかになり、出力Ｏｏの
Ｌレベルへの立下りは点線で示すように遅れる。従って
チップ非セレクトからセレクトへの切換え点よりＴｓだ
け後の出力ＯｏのＨ，Ｌ状態をみればリアルセルの良、
不良を判定することができる。時間Ｔｓを短くすれば僅
かなリークでも不良検出でき、Ｔｓを長くすればこの逆
である。従ってＴｓは良、不良判定の闇値を与える。
ンバータＩＮＶの出力はＨ、トランジスタＱ９はオフ、
ダイオードＤｊによるトランジスタＱｅのエミッタのプ
ルダウンは終了し、電位ｖｂは２．１■にまた電位Ｖａ
はそれよりｖＦだけ低い電位ＶＨ＝１．７Ｖへ上昇する
。但し選択したリアルセルにリークがあると、これらの
電位上昇は点線で示すように緩やかになり、出力Ｏｏの
Ｌレベルへの立下りは点線で示すように遅れる。従って
チップ非セレクトからセレクトへの切換え点よりＴｓだ
け後の出力ＯｏのＨ，Ｌ状態をみればリアルセルの良、
不良を判定することができる。時間Ｔｓを短くすれば僅
かなリークでも不良検出でき、Ｔｓを長くすればこの逆
である。従ってＴｓは良、不良判定の闇値を与える。
これに対してリアルセルだけを選択すると、チップ非選
択では電位ｖｂは１．６Ｖ、電位Ｖａもこノ１．６Ｖ１
．：近くなり（ＶＦ＃Ｏ）、リークが大でない限りＶａ
は約１．６■を保つのでこの状態でチップを選択にして
も、ｖｂは２．１ｖに上昇するが、これはダイオードＤ
ｉに食われてＶａは１．７■にしかならず、セルのリー
ク状態が反映されにくいので、出力ＯｏのＨ，Ｌ変化に
よるセル良／不良検出は困難である。
択では電位ｖｂは１．６Ｖ、電位Ｖａもこノ１．６Ｖ１
．：近くなり（ＶＦ＃Ｏ）、リークが大でない限りＶａ
は約１．６■を保つのでこの状態でチップを選択にして
も、ｖｂは２．１ｖに上昇するが、これはダイオードＤ
ｉに食われてＶａは１．７■にしかならず、セルのリー
ク状態が反映されにくいので、出力ＯｏのＨ，Ｌ変化に
よるセル良／不良検出は困難である。
第３図はアドレス単独でテストセル／リアルセル選択を
行なうので、このときのリアルセルアクセス時間（アド
レス切換時点から出力ＯｏのＨ１Ｌ切換時点までの時間
）はアドレスアクセス時間ｔＡＡと呼ばれ、第４図はリ
アルセル選択をしておき、チップを非セレクトからセレ
クトに切換えてリアルセル続出し出力を得るので、この
ときのアクセス時間（ＣＥ切換え時点から出力ＯｏのＨ
１Ｌ切換時点までの時間）はチップイネーブルアクセス
時間ｔＡＣと呼ばれる。ｔＡＡとｔＡＣは必らずしも等
しくはない。また第３図はＨ，Ｌ切換時の遅れｔ ＰＨ
Ｌを測定し、第４図はハイＺよりＬへの切換時の遅れｔ
ＰＺＬを測定するものである。
行なうので、このときのリアルセルアクセス時間（アド
レス切換時点から出力ＯｏのＨ１Ｌ切換時点までの時間
）はアドレスアクセス時間ｔＡＡと呼ばれ、第４図はリ
アルセル選択をしておき、チップを非セレクトからセレ
クトに切換えてリアルセル続出し出力を得るので、この
ときのアクセス時間（ＣＥ切換え時点から出力ＯｏのＨ
１Ｌ切換時点までの時間）はチップイネーブルアクセス
時間ｔＡＣと呼ばれる。ｔＡＡとｔＡＣは必らずしも等
しくはない。また第３図はＨ，Ｌ切換時の遅れｔ ＰＨ
Ｌを測定し、第４図はハイＺよりＬへの切換時の遅れｔ
ＰＺＬを測定するものである。
以上説明したように本発明によればテストセル、リアル
セルを交互に選択して読出し出力のＨ，Ｌ変化の遅れを
チェックし、これによりセルの良、不良を判定するので
、僅かなリークの不良セルも容易に検出でき、フィール
ドにおける書込み率の向上、書込み後の特性保証精度の
向上を図ることができる。
セルを交互に選択して読出し出力のＨ，Ｌ変化の遅れを
チェックし、これによりセルの良、不良を判定するので
、僅かなリークの不良セルも容易に検出でき、フィール
ドにおける書込み率の向上、書込み後の特性保証精度の
向上を図ることができる。
第１図は本発明の実施例を示す回路図、第２図はプログ
ラマブル素子の特性図、第３図および第４図は本発明試
験方法の説明図、第５図はメモリセルの説明図、第６図
は書込み回路図、第７図はＦＰＲＯＭの構成を示すブロ
ック図である。 図面で、Ｍｏはリアルセル、Ｍｔはテストセル、Ｏｏは
読出し出力、ε１はチップセレクト信号である。
ラマブル素子の特性図、第３図および第４図は本発明試
験方法の説明図、第５図はメモリセルの説明図、第６図
は書込み回路図、第７図はＦＰＲＯＭの構成を示すブロ
ック図である。 図面で、Ｍｏはリアルセル、Ｍｔはテストセル、Ｏｏは
読出し出力、ε１はチップセレクト信号である。
Claims (3)
- （１）フィールドプログラマブルな未書込みリアルセル
と、テストパターンに従って書込み済み、非書込み各状
態としたテストセルとを有する半導体記憶装置の試験方
法において、 書込み済みテストセルと未書込みリアルセルとを交互に
選択し、該リアルセルのアクセス時間よりリアルセル良
、不良を判定することを特徴とする半導体記憶装置の試
験方法。 - （２）テストセルとリアルセルの交互選択は、チップセ
レクト状態でメモリアクセスアドレスを切換えて先ずテ
ストセルを選択し、次いでリアルセルを選択して行ない
、 リアルセル良、不良判定は、該アドレス切換後の所定時
間後の読出し出力の高、低により行なうことを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置の試験方
法。 - （３）テストセルとリアルセルの交互選択は、チップ非
セレクト状態でメモリアクセスアドレスを切換えて先ず
テストセルを選択し、次いでリアルセルを選択して行な
い、 リアルセル良、不良判定は、該リアルセル選択後チップ
セレクト状態に切換え、該切換後の所定時間後の読出し
出力の高、低により行なうことを特徴とする特許請求の
範囲第１項記載の半導体記憶装置の試験方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198761A JPS6258500A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置の試験方法 |
| US06/904,571 US4862459A (en) | 1985-09-09 | 1986-09-08 | Test method for detecting faulty memory cell of a programmable device |
| EP86401968A EP0214914B1 (en) | 1985-09-09 | 1986-09-09 | Test method for detecting faulty memory cells in a programmable semiconductor device |
| DE8686401968T DE3682732D1 (de) | 1985-09-09 | 1986-09-09 | Pruefverfahren zur erkennung fehlerhafter speicherzellen in einem programmierbaren halbleitergeraet. |
| KR1019860007556A KR900006143B1 (ko) | 1985-09-09 | 1986-09-09 | 프로그램 가능한 장치의 불량 메모리 셀을 검출하는 시험방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198761A JPS6258500A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258500A true JPS6258500A (ja) | 1987-03-14 |
| JPH0413800B2 JPH0413800B2 (ja) | 1992-03-10 |
Family
ID=16396507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198761A Granted JPS6258500A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置の試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4862459A (ja) |
| EP (1) | EP0214914B1 (ja) |
| JP (1) | JPS6258500A (ja) |
| KR (1) | KR900006143B1 (ja) |
| DE (1) | DE3682732D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3080743B2 (ja) * | 1991-12-27 | 2000-08-28 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH0612896A (ja) * | 1992-04-28 | 1994-01-21 | Nec Corp | 半導体記憶装置 |
| US5956280A (en) * | 1998-03-02 | 1999-09-21 | Tanisys Technology, Inc. | Contact test method and system for memory testers |
| US6330697B1 (en) * | 1999-04-20 | 2001-12-11 | International Business Machines Corporation | Apparatus and method for performing a defect leakage screen test for memory devices |
| KR100855965B1 (ko) * | 2007-01-04 | 2008-09-02 | 삼성전자주식회사 | 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법 |
| US8677221B2 (en) * | 2008-01-02 | 2014-03-18 | Apple Inc. | Partial voltage read of memory |
| US10685733B2 (en) * | 2016-12-27 | 2020-06-16 | SK Hynix Inc. | Electronic device for changing short-type defective memory cell to open-type defective memory cell by applying stress pulse |
| US10236053B1 (en) * | 2017-10-17 | 2019-03-19 | R&D 3 Llc | Method and circuit device incorporating time-to-transition signal node sensing |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3679970A (en) * | 1970-04-22 | 1972-07-25 | Automatic Elect Lab | Selection matrix including a diode test circuit |
| DE2516973A1 (de) * | 1975-04-17 | 1976-10-28 | Philips Patentverwaltung | Pruefanordnung |
| JPS5693189A (en) * | 1979-12-18 | 1981-07-28 | Fujitsu Ltd | Field programable element |
| JPS57191900A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Method for junction destructive prom test |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| EP0103654B1 (de) * | 1982-09-22 | 1987-05-20 | Deutsche ITT Industries GmbH | Elektrisch programmierbare Speichermatrix |
| US4595875A (en) * | 1983-12-22 | 1986-06-17 | Monolithic Memories, Incorporated | Short detector for PROMS |
| US4625311A (en) * | 1984-06-18 | 1986-11-25 | Monolithic Memories, Inc. | Programmable array logic circuit with testing and verification circuitry |
| US4612630A (en) * | 1984-07-27 | 1986-09-16 | Harris Corporation | EEPROM margin testing design |
-
1985
- 1985-09-09 JP JP60198761A patent/JPS6258500A/ja active Granted
-
1986
- 1986-09-08 US US06/904,571 patent/US4862459A/en not_active Expired - Fee Related
- 1986-09-09 DE DE8686401968T patent/DE3682732D1/de not_active Expired - Fee Related
- 1986-09-09 EP EP86401968A patent/EP0214914B1/en not_active Expired - Lifetime
- 1986-09-09 KR KR1019860007556A patent/KR900006143B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0530000B2 (ja) * | 1986-03-31 | 1993-05-06 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870003509A (ko) | 1987-04-17 |
| EP0214914A3 (en) | 1989-05-03 |
| DE3682732D1 (de) | 1992-01-16 |
| EP0214914A2 (en) | 1987-03-18 |
| US4862459A (en) | 1989-08-29 |
| EP0214914B1 (en) | 1991-12-04 |
| KR900006143B1 (ko) | 1990-08-24 |
| JPH0413800B2 (ja) | 1992-03-10 |
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