JPH01151099A - ワンタイムプログラム可能メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、一般に、ワンタイムプログラム可能（０ＴＰ
）メモリをパッケージ化後試験する方法及び装置に関す
る。更に詳細には、本発明は紫外線消去可能半固定記憶
装置（ＵＶ　ＥＰＲＯＭ）にその機能性を確認するため
縁辺に（ＩＩｌａｒｇｉｎａｌ　ｌｙ）プログラムする
方法及び装置に関する。

［従来の技術］ ＵＶ　ＥＰＲＯＭは普通に使用されている半導体メモリ
装置であって、これにデータを書込むことができかつ格
納した情報を無限に保持する。このようなメモリは紫外
線にさらして消去し、再書込みし、再使用することもで
きる。ＵＶ　ＥＦＲＯＭの欠点は紫外線をメモリセルに
到達させるための紫外線透過窓を持つ高価なパッケージ
に収容しなけらばならないということである。

最近、ＯＴＰメモリ装置の市場が創設された。

ＯＴＰメモリは窓の無い廉価なプラスチック管パッケー
ジに収容されたＵＶ　ＥＰＲＯＭである。もちろん、こ
れらはプログラム可能で、他のＵＶ　ＥＦＲＯＭと同様
に使用することができるが、消去、再書込み、再使用は
できない。多様な用途に対して、ＯＴＰメモリはＯＴＰ
と機能的に似ているマスク崇プログラム可能メモリと価
格的に競合している。メモリ専用装置の他に、ＯＴＰメ
モリを含むマイクロコンピュータや他の集積回路製品が
好結果を呈して来た。

以下に使用するとおり、ＯＴＰメモリという言葉にはメ
モリ専用装置と、マイクロコンピュータのような、メモ
リが他の回路と共に組込まれている装置とを含むことに
する。

［発明が解決しようとする課題］ 製造工程中のＯＴＰの試験は特に困難である。装置はな
おウェーハあるいはダイの形態になっているが、プラス
チック・パッケージに不可逆的に封止する前は、完全に
試験することができる。すなわち、各メモリはプログラ
ムし、読取り、消去してその機能性を確認することがで
きる。この時点までは、装置を取囲むパッケージは存在
しないので、これを紫外線にさらすことには問題が無い
。

しかしながら、−旦ＯＴＰメモリをパッケージすると、
各セルがなお機能することができることを保証する試験
を行うことは不可能であった。パッケージ化工程には比
較的高温度における１つ以上のステップと、おそらくそ
の他の損傷を生じやすいステップとが存在するので、パ
ッケージ化する前にすべての試験に合格するメモリセル
が必らずいくつか存在するが、これは顧客が装置を使用
しようとすると不合格となる。

ＯＴＰメモリのパッケージ化後試験の問題に対する部分
的解決法の１つは各装置に「余分な」メそりセルを設け
ることである。この余分なセルをパッケージ化後試験し
て、余分なセルが良ければ、残りのものも良いと仮定す
る。明らかに、このような試験方法に頼るならばいくつ
かの不良メモリがやはり前終検査に合格することになる
。

従って、改良されたＯＴＰメモリを提供するのが本発明
の目的である。

本発明の他の目的は、ＯＴＰメモリの各セルの機能性を
メモリをパッケージしてから確認する方法及び装置を提
供することである。

本発明の更に他の目的は、ＵＶ　ＥＰＲＯＭセルにその
機能性を確認するため、その有効性を破壊することなく
縁辺にプログラムする方法及び装置を提供することであ
る。

［課題を解決するための手段］ 本発明のこれらの、及び他の目的及び利点は、前記メモ
リのセルのパッケージ化後しきい電圧を求めるステップ
と、前記パッケージ化後しきい電圧が最小定格供給電圧
より高ければ前記メモリを不合格とするステップと、プ
ログラム電圧を前記セルに所定時間印加するステップと
、前記セルの新しいしきい電圧を決定するステップと、
該新しいしきい電圧が前記パッケージ化後しきい電圧よ
り高いか判定するステップと、前記新しいしきい電圧が
前記最小定格供給電圧より高ければ前記メモリを不合格
とするステップと、前記新しいしきい電圧が前記パッケ
ージ化後しきい電圧より高ければ前記メモリを合格とす
るステップとを具備するワンタイムプログラム可能メモ
リのパッケージ死後試験の方法により提供される。

［実施例］ 以下の説明において、「主張する（ａｓｓｅｒｔ）Ｊ、
「主張（ａｓｓｅｒｔｉｏｎ）　Ｊ、「否定する（ｎｅ
ｇａｔｅ）Ｊ、及び「否定（ｎｅｇａｔｉｏｎ　）　Ｊ
という言葉を「アクティブ高」信号と「アクティブ低」
信号とが混合した信号を取扱うとき混乱を避けるために
使用することにする。「主張する」及び「主張」は信号
がアクティブになる、すなわち論理的に真になることを
示すのに使用する。「否定する」及び「否定」は信号が
不活発（ｉｎａｃｔｉｖｅ）になる、すなわち論理的に
偽になることを示すのに使用する。その他、「書込む」
及び「書込み」という言葉は情報をメモリに格納する動
作を指す。格納される情報の各ビットは１または０であ
るから、そのように「書込まれた」メモリセルのいくつ
かは消去された状態のままになっている。他方、「プロ
グラムする」及び「プログラミング」という言葉はメモ
リセルの状態をその消去された状態からその消去されな
い状態、あるいはプログラムされた状態に変化させる動
作を指すことにする。

ＥＰＲＯＭの各セルは浮動ゲート・トランジスタ装置を
備えている。セルの、プログラムされているか消去され
ているかの、状態はそのしきい電圧（ｔｈｒｅｓｈｏｌ
ｄ　ｖｏＨａｇｅ）Ｖｔにより決まる。セルが読取られ
ると、装置の電源電圧ＶＤＤよりわずかに低い電圧が浮
動ゲート中トランジスタの制御ゲートに印加される。ト
ランジスタが「オンになる」、すなわち、トランジスタ
のソースとドレインとの間の導電径路が開通すると、消
去されたと言われる。換言すれば、制御ゲート電圧ＶＣ
Ｃは消去されたセルのしきい電圧より高い。ＶＤＤより
高いしきい電圧を有するセルは読取られるときオンにな
らず、プログラムされていると言われる。セルのしきい
電圧は、チャンネル内に非常に強力な電荷キャリヤを発
生するためにソースとドレインとの間に大きなプログラ
ミング電圧ｖＰＰを印加することにより、及びｖＰＰを
制御ゲートに印加してこれらキャリヤを浮動ゲートに引
きつけることにより増大させることができる。

ＯＴＰメモリの場合には、製造業者の試験方法は各セル
に対して２つの事を確認すべきである。第１に、各セル
は顧客がメモリを受取ったとき消去されたものとして読
取られなければならない。第２に、各セルはプログラム
することが可能でなければならない。

第１図はＥＦＲＯＭセルのＶｔの可能な範囲を示す。

市販装置の場合製造業者は範囲ＶＤＤｍ　ｉ　ｎがらＶ
ＤＤｍａｘを指定し、この範囲内で装置は機能すること
が保証される。従って、製造業者はメモリの読取り回路
、主にセンス増幅器を、しきい電圧がＶＤＤｍｉｎより
低いセルが消去されたものとして読取られ、しきい電圧
がＶＤＤｍａｘより高いセルがプログラムされたものと
して読取られるように設計しなければならない。実際は
、メモリの設計及び試験にあたり製造業者は読取り余裕
（ｍａｒｇｉｎ　）電圧ＶＲＭを使用する。ＶＲＭの効
果はＶＤＤｍｉｎからＶＤＤｍａｘまでの範囲を少なく
ともいずれかの側に多分５００ミリボルト拡げることで
ある。このことは、各セルが最初消去されたものとして
確実に読取られるためには、製造業者はメモリを出荷す
るとき各セルのしきい電圧をＶＤＤ＋＋＋　ｉ　ｎ　−
ＶＲＭより小さく確保しなければならないということを
意味する。セルの設計は典型的には、良好なセルに対し
ては、消去したしきい電圧が実質上ＶＤＤ…１ｎ−Ｖ）
？Ｈより小さくなるように行う。ある場合には、１ボル
ト以上のもの「余分な」余裕を利用できることもある。

このことは、ここで余裕プログラミング領域と名付ける
領域が存在し、この領域内ではセルのしきい電圧を顧客
にプログラムすることが見えないようにして完全に消去
した状態から上げることができるということを意味する
。以下の説明は、ＯＴＰメモリをパッケージ化してから
、各セルが消去され、プログラム可能であることをその
しきい値をこの余裕プログラミング領域内で変えること
により確認する方法及び装置の特定の実施例を示すもの
である。

第２図は本発明の特定の実施例のメモリ装置１０を示す
ブロック図である。好ましい実施例では、装置１０は窓
無しプラスチック・パッケージにパッケージすることを
意図した集積回路マイクロコンピュータの一部を備えて
いる。装置ＩＯはＥＰＲＯＭセルのアレイを備えており
、これをここでは１つのセル１１で表わしである。各セ
ルは制御ゲート１３、ドレイン１４、ソース１５、及び
浮動ゲート１６を有する浮動ゲート・トランジスタ１２
を備えている。ソース１５は接地されている。ドレイン
１４はビット線１８と結合し、制御ゲート１３はワード
線１９と結合している。

ワード線ドライバはワード線１９と結合している。

ワード線ドライバ２０には３つの電源電圧ＶＤＤ　、　
ＶＰＰｌ及びｖＳＰが供給されている。上述のとおり、
ＶＤＤは装置ＩＯに対する標準の正の電源電圧であり、
典型的には３から５ボルトの範囲内にある。ｖＰＰは装
置ｌＯに対する標準のプログラミング電圧であり、典型
的には７から２５ボルトの範囲にある。ＶＤＤとｖＰＰ
とは共にこの目的のためのピンにより装置ｌＯに印加さ
れる。他方、ｖＳＰは本発明の試験方法を実行するとき
装置１０に供給されるだけの特別な試験電圧である。好
ましい実施例では、装置１０が一部を形成しているマイ
クロコンピュータは試験に役立ついくつかの特殊動作モ
ードを備えている。これら特殊試験モードの１つ以上に
おいて、通常はある他の目的に使用されているビンが、
代って、ワード線ドライバ２０に結合され、外部試験装
置により、これにｖＳＰを供給するために使用される。

以下に詳細に説明するように、ｖＳＰの値は実施してい
る試験によって変り、はぼ０からほぼｖＰＰまでの範囲
になることができる。

ワード線ドライバ２０はワード線復号器（ｗｏｒｄｌｉ
ｎｅ　ｄｅｃｏｄｅｒ）　２３及び制御論理２４から入
力を受取る。ワード線ドライバ２０については第３図を
参照して一層詳細に説明する。

ワード線復号器２３はアドレス母線からと制御論理２４
から入力を受取り、複数のワード線ドライバ線２８ａ〜
２６ｎに出力を発生する。ワード線ドライバ線の１つ、
この例では２８ｄは、ワード線ドライバ２０に接続され
ている。

列復号器（ｃｏｌｕ＋ａｎ　ｄｅｃｏｄｅ　ａｐｐａｒ
ａｔｕｓ）　２７はアドレス母線及び制御論理２４から
入力を受取る。列復号器２７は複数のビット線に結合し
ており、ビット線１８もその１つである。受取ったアド
レスに応じて、列復号器はビット線の１つをデータ線２
８に結合させる。好ましい実施例はバイト幅メモリであ
るが、これでは実際に８本のデータ線があり、これに８
本の異なるビット線が同時に結合して、８ビツトの出力
ワードを発生するようになっている。

ただし、簡単のため、この説明はデータ線２８が唯１本
のビット幅メモリを仮定する。他の構成への拡張は当業
者には明らかであろう。

プログラミング回路３０はデータ線２８と結合している
。プログラミング回路３０は制御論理２４とデータ・バ
ッファ３１とから入力を受ける。プログラミング回路３
０にはＶＤＤ及びｖＰＰの供給電圧が与えられている。

プログラミング回路８０の目的は、適切なとき、プログ
ラミング電圧■ＰＰをデータ線２８に印加することであ
る。プログラミング回路３０については第４図を参照し
て以下に一層詳細に説明する。

センス増幅器３２もデータ線２８と結合している。

センス増幅器３２は制御論理２４から入力を受取り、デ
ータ・バッファ３１に出力を提供する。センス増幅器３
２については第５図を参照して以下に一層詳細に説明す
る。

データ・バッファ３１はセンス増幅器３２と制御論理２
４とから入力を受取り、データ母線とプログラミング回
路３０とに出力を提供する。

制御論理２４は実行している機能に従って装置ｌＯの各
地の要素のタイミングと動作とを指示するために制御信
号を提供する任務を実行する。実行すべき機能は制御論
理への４つの入力、通常読取り、通常書込み、余裕読取
り（ｏ＋ａｒｇｌｎａｌ　ｒｅａｄ）　、及び余裕書込
み（ｎ＋ａｒｇ１ｎａｌ　ｗｒｌｔｅ）により決まる０
最初の２つは、もちろん、装置１０を使用するとき顧客
により使用される機能である。後の２つは製造業者に対
してのみアクセス可能な機能であり、装置１０をパッケ
ージしてから各セルを試験するのに有用である。下表は
これら各機能に対して選択されたＥＰＲＯＭセルに印加
される電圧を要約したものである。

通常　　通常　　余裕　　余裕 読取　　書込　　読取　　書込 Ｖｄｒａｉｎ　　（Ｓ、Ａ、）　　〜ＶＰＰ　　（Ｓ、
Ａ、）　　〜（ＶＰＰ）ＶＣＧ　　　〜ＶＤＤ　　−Ｖ
ＰＰ　　−ＶＳＰ　　〜ＶＰＰ（ＶＳＰ）表に示した各
場合において、ドレインまたは制御ゲートに印加される
実際の電圧は介在する回路内で生ずるしきい値の低下の
ためそれぞれの供給電圧とは異なっている。

通常読取り及び余裕読取りの両機能において、選択され
たセルのドレインは、明らかに、センス増幅器３２の入
力に結合される。以下に説明するように、センス増幅器
３２は２つの読取りモードで異なった動作を行なう。加
えて、余裕読取りモードでの制御ゲート電圧は、やはり
以下で更に説明するように、ＶＤＤではなく、ｖｓｐで
ある。通常及び余裕の各プログラム機能は印加される電
圧に関しては同じで、主としてプログラミング電圧が印
加される時間の長さにおいて異なる。随意に、余裕プロ
グラミング・モード中プログラミングが行われる速さを
一層良く制御するため、そのプロセス中制御ゲートにｖ
ＳＰを印加するのが望ましい。

第３図はワード線ドライバ回路２０を示す。もちろん、
装置１０の各ワード線に対して１つのワード線ドライバ
回路が存在する。ワード線ドライバ回路２０の基本機能
はワード線復号器２３からのアクティブ低ワード線選択
信号、制御論理２４からのアクティブ高ストローブ信号
、および制御論理２４からの電圧選択制御信号に応じて
選択された電圧（ＶＤＤ。

ＶＳＰまたはＶＰＰ）をワード線１９に印加することで
ある。

ワード線復号器２３からの線２６ｄはインバータ３５の
入力に接続されている。第１のＰチャンネル・トランジ
スタ３６及び第２のＰチャンネル・トランジスタ３７の
ドレインも線２６ｄに接続されている。

トランジスタ３６及び３７のソースはＶＤＤと結合して
いる。トランジスタ３Ｂのゲートは制御論理２４からの
アクティブ高ストローブ信号と結合している。

トランジスタ３７のゲートはインバータ３５の出力に接
続されている。従って、ストローブ信号とワード線選択
信号とが共にアクティブであれば、インバータ３５の出
力は高い。

第１のＮチャンネルやトランジスタ３８のゲートは線２
６ｄに接続されている。トランジスタ３８のソースは接
地されている。トランジスタ３８のドレインは第３のＰ
チャンネル・トランジスタ３９のドレインに接続されて
いる。トランジスタ３９のソースは第１の高電圧スイッ
チ４０に結合されている。高電圧スイッチ４０にはＶＤ
Ｄ　’％　ｖｓｐ　、及びＶＰＰが与えられており、制
御論理２４からの入力に応じて、３つの電圧の１つをト
ランジスタ３９のソースに印加する。高電圧スイッチ４
０の出力はまた第４のＰチャンネル・トランジスタ４１
のソースに結合されており、このトランジスタ４１のゲ
ートはトランジスタ３９のドレインに接続され、ドレイ
ンはトランジスタ３９のゲートに接続されている。トラ
ンジスタ４１のドレインはまた第２のＮチャンネル・ト
ランジスタ４２のドレインに接続されている。トランジ
スタ４２のゲートはインバータ３５の出力に接続され、
トランジスタ４２のソースは接地されている。

トランジスタ４２のドレインは第３のＮチャンネル・ト
ランジスタ４３及び第５のＰチャンネル・トランジスタ
４４のゲートにも接続されている。トランジスタ４３の
ソースは接地されている。トランジスタ４３のドレイン
はトランジスタ４４のドレインに接続されている。トラ
ンジスタ４４のソースは第２の高電圧スイッチ４５の出
力に接続されており、高電圧スイッチ４５は高電圧スイ
ッチ４０が行うと同じ機能を行う。ワード線１９はトラ
ンジスタ４３及び４４のドレインに接続されている。

上述のとおり、ワード線ドライバ２０は制御論理２４に
よりＶＤＤ　、　ＶＳＰ及びｖＰＰの中から選択された
電圧を、ストローブ信号とワード線選択信号が共にアク
ティブのとき、ワード線１９に印加する。

第４図はプログラミング回路３０を示す。回路３０はア
クティブ高プログラム制御信号に応じてプログラミング
電圧■ＰＰをビット線２８に印加する。プログラム制御
信号は制御論理２４からの制御信号とデータ・バッファ
３１の出力とを論理的に組合せたものである。制御信号
は通常または余裕書込みが行われかつデータ・バッファ
３１からの信号がアクティブのときアクティブであり、
「１コがその中に含まれていることを示す。

プログラム制御信号は第１のＮチャンネル・トランジス
タ５０のゲートとインバータ５１の入力とに加えられる
。インバータ５１の出力は第２のＮチャンネルトランジ
スタ５２のゲートに接続されている。

トランジスタ５０と５２とのソースは接地されている。

トランジスタ５０のドレインは第３のＮチャンネル・ト
ランジスタ５３のソースに接続されており、トランジス
タ５２のドレインは第４のＮチャンネル。

トランジスタ５４のソースに接続されている。トランジ
スタ５３と５４とのゲートはＶＤＤに結合されている。

トランジスタ５３のドレインは第１のＰチャンネル・ト
ランジスタ５６のドレインと第２のＰチャンネル・トラ
ンジスタ５７のゲートとに接続されている。トランジス
タ５４のドレインはトランジスタ５７のドレインとトラ
ンジスタ５６のゲートとに接続されている。トランジス
タ５Ｂと５７とのソースはｖＰＰに結合されている。第
５のＮチャンネル・トランジスタ５９のドレインとゲー
トとはｖＰＰに結合されている。トランジスタ５９のソ
ースは第６のＮチャンネル・トランジスタ６０のドレイ
ンに接続されている。トランジスタ６０のソースはビッ
ト線２８に接続されている。トランジスタ６０のゲート
は第７のＮチャンネル・トランジスタ６１のソースに接
続されている。トランジスタ６１のゲートとドレインと
はトランジスタ５４のドレインに接続されている。

トランジスタ６０のゲートは第８のＮチャンネル・トラ
ンジスタ６２のドレインにも接続されている。

トランジスタ６２のゲートはＶＤＤと結合され、トラン
ジスタ６２のソースは接地されている。

プログラム制御信号がアクティブであるとき、データ線
２８はｖＰＰに結合される。そうでない場合は、トラン
ジスタ６０はデータ線２８をｖＰＰから切離す。

第５図は第２図のセンス増幅器３２を示す。センス増幅
器３２は二重レンジ・電流検知センス増幅器である。そ
の低いレンジで、センス増幅器３２は検知するのに比較
的大きい電流を必要とし、その高いレンジでは、比較的
低い電流を検知することができる。データ線２８はセン
ス増幅器３２のノード７０に接続されている。Ｐチャン
ネル・プリチャージ・トランジスタ７１はノード７０に
接続されたドレインとセンス増幅器３２のノード７２に
接続されたソースとを備えている。トランジスタ７１の
ゲートは制御論理２４に結合されている。ノード７２は
ＶＤＤに結合されている。トランジスタ７１はセンス増
幅器３２の随意選択の特徴物であり、単に読取り前にノ
ード７０の電圧をトランジスタ７４．７６、及び７８が
非導通になるように上げるのに使用される。

第１のインバータ７３はノード７０に接続された入力と
、第１のＮチャンネル・トランジスタ７４のゲートに接
続された出力とを備えている。トランジスタ７４のドレ
インはノード７２に接続されており、トランジスタフ４
のソースはノード７０に接続されている。第２のインバ
ータ７５もノード７０に接続された入力を備えている。

インバータ７５の出力は第２のＮチャンネル争トランジ
スタ７６のゲートに接続されており、トランジスタ７Ｂ
はノード７２に接続されたソースとノード７２に接続さ
れたドレインとを備えている。第３のインバータ７７も
ノード７０に接続された人力と、第３のＮチャンネル・
トランジスタ７８のゲートに接続された出力とを備えて
いる。

トランジスタ７８はノード７０に接続されたソースとセ
ンス増幅器３２のノード８０に接続されたドレインとを
備えている。

Ｐチャンネル・トランジスタ８１のドレインはノード８
０に接続されている。トランジスタ８１のソースはＰチ
ャンネル・トランジスタ８２のドレインに接続されてお
り、トランジスタ８２のソースはノード７２に接続され
ている。トランジスタ８１と８２とのゲートはインバー
タ８３の出力に接続されている。

インバータ８３の入力は制御論理２４からのレンジ制御
信号に接続されている。レンジ制御信号はＰチャンネル
・トランジスタ８４のゲートにも接続されており、トラ
ンジスタ８４はノード７２に接続されたドレインとノー
ド８０に接続されたソースとを備えている。レンジ制御
信号が高いとき、トランジスタ８１と８２とが導通し、
センス増幅器３２はその高いレンジになる。レンジ制御
信号が低いとき、トランジスタ８４が導通し、センス増
幅器がその低いレンジになる。インバータ８５はノード
８０に接続された入力と第２図のデータ・バッファ３１
に結合された出力とを備えている。

インバータ７３．７５．７７、及び８５は順次に高くな
るスイッチ点を備えている。すなわち、出力が一つの状
態から他へ切換わるときまたはその近くの入力電圧はイ
ンバータ８５に対して最高でインバータ７３に対して最
低である。定常状態では、ノード７０の電圧はインバー
タ７７のスイッチ点の直上のレベルで安定する傾向があ
る。トランジスタ７１は簡単にノード７０の電圧をわず
か高くしてインバータ７３．７５、及びγ７の出力をす
べて低くするために作動させることができる。ノード８
０はインバータ８５のスイッチ点よりかなり上の、ＶＤ
Ｄの近くで安定する傾向がある。従って、インバータ８
５の出力は低くなっている。

余裕読取りあるいは通常読取りの、読取り前に、各ビッ
ト線はグランドに放電される。次に、列復号器が選択さ
れたビット線をノード７０に結合させる。トランジスタ
７１はこの点では導通していない。

ノード７０の電圧は急速にインバータ７３．７５、及び
７７のスイッチ点より低いレベルに落ち、トランジスタ
７４．７Ｂ、及び７８を導通させると共にノード７２と
８０とをノード７０に結合させる。電流はノード７２か
ら７０に流れ、ビット線で表わされる比較的大きなキャ
パシタンスを充電し、ノード７０の電圧を上げる。その
わずか後に、読取り電圧、ＶＤＤまたはｖＳＰが選択セ
ルの制御ゲートに結合される。

インバータ７３とトランジスタ７４とはノード７０の電
圧が最初上昇する速さを上げることを目的とする速度上
昇段である。トランジスタ７４はノード７２と７０とを
比較的強く結合させるような大きさになっている。イン
バータ７３のスイッチ点は比較的低いので、初期充電が
終った後、トランジスタ７４がオフになる。

インバータ７５とトランジスタ７Ｂとは、制御ゲート電
圧がセルのしきい電圧以下であれば、すなわち、セルが
プログラムされている場合は、選択されたメモリセルを
通る電流を釣合わせることを目的とするバイアス段であ
る。この場合には、レンジ制御信号に応じて、トランジ
スタ８１と８２とを通るかトランジスタ８４を通る電流
をノード８０の電圧をインバータ８５のスイッチ点より
上の点まで上げるのに利用することができる。インバー
タ８５の出力は低状態に戻る。インバータ８５の出力は
、あらゆる介在事象のための時間を生じせしめるために
、読取りプロセスの開始後適切な時間にラッチされる。

選択されたセルのしきい電圧が制御ゲート電圧に関して
上述の場合よりわずかに低ければ、トランジスタ７６を
流れる電流はセル電流を釣合わせるには不充分である。

ノード８０に流入する電流のいくらかあるいは全部がト
ランジスタ７８を通って流れ、セル電流が釣合わされる
。セル電流が充分高ければ、ノード８０はインバータ８
５のスイッチ点より低いままであり、インバータ８５の
出力８５は、ラッチされているとき高いままであり、セ
ルが消去されていることを示す。

トランジスタ８１．８２、及び８４の大きさをノード８
０がトランジスタ８１と８２との組合せを通してトラン
ジスタ８４を通してよりもノード７２に弱く結合するよ
うに選ばれる。この構成ではノード７２からノード８０
に流入する電流の大きさがセンス増幅器３２の高いレン
ジにおいてその低いレンジにおけるより低くなる。換言
すれば、トランジスタ８１と８２とのノード８０に充電
する能力に打ち勝つに必要なセル電流はトランジスタ８
４がそうする能力に打ち勝つに必要なセル電流より低い
。

本発明の好ましい実施例では、センス増幅器３２の低い
レンジを利用して余裕読取りを行い、高いレンジを利用
して通常読取りを行う。従って、製造業者は短い余裕プ
ログラミング・パルスを使用することによりセルのしき
い値を充分高く上げることができるので、余裕読取りを
行うときはセルはプログラムされたものとして読取られ
るが、セルはなお通常読取りを行うユーザに対しては消
去されたものとして読取られる。

今度は第６図及び第７図を参照すると、第２図〜第５図
の装置を動作させる方法が開示されている。第６図及び
第７図の方法はメモリ・アレイの各セルが確実に消去さ
れると共に確実にプログラムすることができるように設
計されている。大部分は、開示された方法は適切なプロ
グラミングを用いて従来の集積回路試験器で行われるこ
とは明らかなはずである。

開示した方法はパッケージされてしまっている、すなわ
ち、もはや紫外線にさらすことによって消去することが
できない、メモリ装置に適用することを目的としている
。最も普通には、メモリセルはプローブ段と言われる段
階でパッケージされる前に徹底的に試験されることにな
る。プローブ後、メモリセルはパッケージされる前に充
分に消去される。従って、欠陥セルの他は、各セルは充
分消去された状態で開示されたプロセスに入る。

第６図はＶＣＧｍ　ｉ　ｎと言う値を見つける方法を示
す。

この方法は試験手順中数回使用される。ＶＣＧｍｉｎは
、試験中のセルに適用するとき、セルがプログラムされ
ていることを示す出力を生ずる最大制御ゲート電圧であ
る。開始時、試験器は、ＶＳＰの値を制御するが、ＶＳ
ＰをＶＤＤｍｉｎより高いある開始値にセットする。次
に、余裕読取りが行われる。換言すれば、ＶＳＰは選択
されたメモリセルの制御ゲートに印加され、センス増幅
器はその低感度レンジにセットされる。試験器はデータ
・バッファの内容を検査してセルがプログラムされてい
るかあるいは消去されているか確認する。セルが消去さ
れていると、試験器はＶＳＰの値を減らして余裕読取り
プロセスを繰返す。このサイクルはセルがプログラムさ
れているものとして読取られるまで、すなわちｖＳＰの
値がセンス増幅器をトリガするには不充分なセル電流が
存在するセルのしきい電圧より充分低くなるまで続けら
れる。

明らかなように、第６図の方法は上からゆっくり近づく
ことによりセルのしきい電圧を決める方法である。試験
器が連続する余裕読取り間でＶｓＰを下げる量によりＶ
ＣＧｍ　ｉ　ｎ探索法による正確さと消費時間とが決ま
る。約２０から２５０ミリボルトまでの範囲の減少値が
一般に適切であると考えられる。

第７図は各セルを試験するために第２図〜第５図の装置
を動作させる方法全体を示す。第一に、アドレスを選択
する。もし、上に開示した詳細な実施例の場合のように
、試験中のメモリがビット編制されているとすれば、各
アドレスが１つのセルだけにアクセスし試験することに
なる。ただし、−層一般的な場合のように、試験中のメ
モリがバイト編制されているとすれば選択されたアドレ
スごとに８個のセルにアクセスされ試験される。

いったん位置が選択されると、試験中のメモリにアドレ
スが供給され、第６図の方法を使用してＶＣＧｎ＋ｉｎ
を求める。事実上、これによりそれらの装置がパッケー
ジ化プロセスから出てくるにつれて試験中のセルのしき
い電圧が決まる。この値はまず試験器によりＶＤＤｍｌ
ｎ　−４ＲＭ　、すなわちその装置に対して規定された
最小電源電圧から通常読取り余裕を差引いたものと比較
される。試験中のセル（ｃｅｌｌ　ｏｒ　ｃｅｌｌｓ）
が顧客にとって確実に消去されているように見えるため
には、ＶＣＧ　ｍ１ｎはｖＤＤｍｉｎ−ＶＲＭより小さ
くなければならない。そうでない場合は、部品を不合格
とし、試験が終了する。

ＶＣＧｍｉｎがＶＤＤｎ＋　ｉｎ−ＶＲＭより小さけれ
ば、試験器はメモリに余裕プログラム・パルスを行わせ
る。

換言すれば、試験器はデータ・バッファに１をロードし
、余裕書込み入力をメモリの制御論理に対して主張する
。試験器は余裕書込み制御信号が主張されている時間の
長さのため余裕プログム・パルスの持続時間にわたり制
御を行う。余裕プログラム−パルスの持続時間はセルの
しきい値の上への動きが最小になるように選定される。

５０から５００マイクロ秒までの範囲の持続時間が一般
に適切であると考えられる。

好ましい実施例では、メモリ装置制御器は試験器からの
余裕プログラム信号に応答してｖＰＰを制御ゲートとア
クセスされている各セルのドレインとに印加する。ある
場合には、余裕プログラミング中電荷を浮動ゲートに輸
送する速さに対して大きな程度の制御が望ましいことが
あり得る。この場合には、ワード線ドライバに、ｖｐｐ
ではなく■ＳＰを、制御ゲートに印加させることができ
る。■ＳＰを変えることにより、試験器は余裕プログラ
ミング・パルスの期間中しきい値が増大する速さを変え
ることができる。

各余裕プログラミング。パルスの後、試験器は試験中の
特定のセルに加えられるパルスの全数をある最大数Ｎと
比較する。Ｎは、Ｎ個の余裕プログラミング・パルスが
加えられても、当初は完全消去されていた良品セルのし
きい値がＶＤＤＩＩｌｌ　ｎより大きい値まで増大しな
いことを確信できるように充分小さく選定される。もち
ろん、Ｎは各余裕プログラミング拳パルスの持続時間と
、しきい値が各パルス期間中に動く割合と、完全に消去
された状態とＶＤＤｍ’ｉｎとの間で利用可能な全余裕
プログラミング領域とによって変る。１０より少ないＮ
の値が一般に適当であると考えられる。

余裕プログラミング・パルスの全数がまだＮに達しなけ
れば、試験器はもう一度第６図の方法を行ってＶＣＧｍ
　ｉ　ｎの新しい値を求める。事実、これにより試験中
のセルに対する新しいしきい値電圧が決る。次に、ＶＣ
Ｇｍｊｎの新しい値を古い値（余裕プログラミング・パ
ルスを開始する前に求めた値）と比較してセルのしきい
値が上ったか判定する。

この比較はしきい値が試験に合格するためにはある最小
量だけ増加していなければならないというように行うこ
とが可能である。しきい値が増加していなければ、別の
余裕プログラミング・パルスを加えて比較を繰返す。セ
ルのしきい値が余裕プログラミング・パルスによって上
っていることが検出されると、新しいしきい値をもう一
度ＶＤＤｍ　ｉ　ｎ−ＶＲＭと比較して、セルがまだ顧
客に消去されているように見えることを確認する。しき
い電圧が高過ぎれば、その部品を不合格として、試験が
終了する。そうでない場合は、試験しているセルを良品
と定め、試験は次のアドレスに移動する。　全部のアド
レスを試験して、部品が途中で不合格にならなかったと
仮定すれば、部品内の各メモリセルは消去されていてプ
ログラムすることが可能であると言うことができる。そ
のしきい値をある少量だけ上げることができたセルはま
たそのしきい値を顧客にプログラムさせるに必要なもっ
と多い量だけ上げることができると極めて高い確信を以
て結論することができる。この確信は各セルがパッケー
ジにする前に完全にプログラムすることができることが
わかったという事実により大きくなっている。

開示した方法に従って試験したＯＴＰメモリ装置を顧客
に引渡すことができ、顧客は、部品が完全に働くと確信
して、この部品をデータの通常の読み書きにのみ使用し
、余裕読取りおよびプログラミング機能にはアクセスさ
せない。

本発明についてその特定の実施例を参照して図示し、説
明したが、これに対する各種修正や変更は当業者には明
らかであり、本発明の精神及び範囲である。たとえば、
本発明の装置は余裕読取りと余裕書込みとを共に制御す
る２つの方法を提供している。余裕読取りの場合には、
制御ゲート電圧及びセンス増幅器の感度が共に制御可能
である。

余裕書込みの場合には、本発明の装置により持続時間及
び制御ゲート電圧が共に制御可能である。

ある状況においてはこれら制御のいくつかを除くのか適
当であることがわかる。たとえば、センス増幅器の感度
だけが通常読取りと余裕読取りとで異なる場合、制御ゲ
ート電圧を変えずに、適当な性能を得ることが可能であ
る。明らかなとおり、特定の用途に対して本発明の制御
の一つ以上、全部未満を選択することは本発明を変える
ことにはならない。

［発明の効果コ 以上の説明から明らかなとおり、ＯＴＰメモリ装置のパ
ーケージ死後試験に対する装置及び方法が提供された。

この方法と装置とはメモリ専用装置及びＯＴＰメモリを
備えたマイクロコンピュタ及び類似のものに同等に適用
可能である。メモリ自身の設計に対する開示した修正以
外には、本発明を実施するに必要な装置は従来の集積回
路試験器だけである。

【図面の簡単な説明】

第１図は、ＥＦＲＯＭセルのしきい電圧の範囲を示す説
明図である。 第２図は、本発明の特定の実施例を示すブロック回路図
である。 第３図は、第２図のワード線ドライバ回路を示す電気回
路図である。 第４図は、第２図のプログラミング回路を示す電気回路
図である。 第５図は、第２図のセンス増幅器回路を示す電気回路図
である。 第６図は、第２図から第５図までの装置を動作させる方
法の一部分を示す流れ図である。 第７図は、第２図から第５図までの装置を動作させる方
法を示す流れ図である。 １２・・・浮動ゲート・トランジスタ、１８・・・ビッ
ト線、　　　　　１９・・・ワード線、２０・・・ワー
ド線ドライバ、 ２３・・・ワード線復号器、　２４・・・制御論理、２
７・・・列復号器、　　　　２８・・・データ線、３０
・・・プログラミング回路、 ３１・・・データ・バッファ、 ３２・・・センス増幅器。

Claims (1)

1. 【特許請求の範囲】 １、既知の範囲内で変化し得るしきい電圧を有するセル
   と、該セルの前記しきい電圧をメモリ装置の最大定格供
   給電圧より高い値まで増大させるプログラミング手段と
   、前記セルの前記しきい電圧が実際の供給電圧より低い
   か判定する読取り手段を有し、さらに前記セルの前記し
   きい値は前記メモリ装置をパッケージした後は下げるこ
   とができず、かつ 前記プログラミング手段は前記しきい電圧を前記既知範
   囲に比較して小さい増加量で増大させるように動作する
   ことができ、 前記読取り手段は前記しきい電圧が前記実際の供給電圧
   とは実質的に異なる値より低いか判定するように動作す
   ることができ、 これにより前記プログラミング手段と読取り手段とを使
   用して前記しきい電圧を前記メモリ装置の最小定格供給
   電圧を越えて増大させることなしに増大させ得ることを
   確認することが可能であることを特徴とするワンタイム
   プログラム可能メモリ装置。 ２、前記プログラミング手段は更に、プログラミング電
   圧を前記セルに、前記しきい電圧を前記最大定格供給電
   圧より高い値まで増大させるように選定した第１の所定
   時間印加する手段と、プログラミング電圧を前記セルに
   、前記しきい電圧を前記既知範囲に比較して小さい量だ
   け増大させるように選定した第２の所定時間印加する手
   段と、 を備えている特許請求の範囲第１項に記載のメモリ装置
   。 ３、前記読取り手段は更に、 前記実際の供給電圧と実質上等しい電圧を前記セルの制
   御ゲートに印加する手段と、 前記実際の供給電圧と実質上異なる電圧を前記セルの制
   御ゲートに印加する手段と、 前記セルを流れる電流を検知し、該電流から前記制御ゲ
   ートに印加された電圧が前記しきい電圧より高いか判定
   する手段であって、前記実際の供給電圧に実質上等しい
   前記電圧が前記制御ゲートに印加されるとき使用する第
   １の動作モードと、前記実際の供給電圧と実質上異なる
   前記電圧が前記制御ゲートに印加されるとき使用する第
   ２の動作モードとを有するセンス増幅器手段と、 を備えている特許請求の範囲第１項に記載するメモリ装
   置。