JP2858250B2 - ワンタイムプログラム可能メモリ装置 - Google Patents
ワンタイムプログラム可能メモリ装置Info
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、ワンタイムプログラム可能（OT
P）メモリをパッケージ化後試験する方法及び装置に関
する。更に詳細には、本発明は紫外線消去可能半固定記
憶装置（UV EPROM）にその機能性を確認するため縁辺に
（marginally）プログラムする方法及び装置に関する。
P）メモリをパッケージ化後試験する方法及び装置に関
する。更に詳細には、本発明は紫外線消去可能半固定記
憶装置（UV EPROM）にその機能性を確認するため縁辺に
（marginally）プログラムする方法及び装置に関する。
［従来の技術］ UV EPROMは普通に使用されている半導体メモリ装置で
あって、これにデータを書込むことができかつ格納した
情報を無限に保持する。このようなメモリは紫外線にさ
らして消去し、再書込みし、再使用することもできる。
UV EPROMの欠点は紫外線をメモリセルに到達させるため
の紫外線透過窓を持つ高価なパッケージに収容しなけら
ばならないということである。
あって、これにデータを書込むことができかつ格納した
情報を無限に保持する。このようなメモリは紫外線にさ
らして消去し、再書込みし、再使用することもできる。
UV EPROMの欠点は紫外線をメモリセルに到達させるため
の紫外線透過窓を持つ高価なパッケージに収容しなけら
ばならないということである。
最近、OTPメモリ装置の市場が創設された。OTPメモリ
は窓の無い廉価なプラスチック・パッケージに収容され
たUV EPROMである。もちろん、これらはプログラム可能
で、他のUV EPROMと同様に使用することができるが、消
去、再書込み、再使用はできない。多様な用途に対し
て、OTPメモリはOTPと機能的に似ているマスク・プログ
ラム可能メモリと価格的に競合している。メモリ専用装
置の他に、OTPメモリを含むマイクロコンピュータや他
の集積回路製品が好結果を呈して来た。以下に使用する
とおり、OTPメモリという言葉にはメモリ専用装置と、
マイクロコンピュータのような、メモリが他の回路と共
に組込まれている装置とを含むことにする。
は窓の無い廉価なプラスチック・パッケージに収容され
たUV EPROMである。もちろん、これらはプログラム可能
で、他のUV EPROMと同様に使用することができるが、消
去、再書込み、再使用はできない。多様な用途に対し
て、OTPメモリはOTPと機能的に似ているマスク・プログ
ラム可能メモリと価格的に競合している。メモリ専用装
置の他に、OTPメモリを含むマイクロコンピュータや他
の集積回路製品が好結果を呈して来た。以下に使用する
とおり、OTPメモリという言葉にはメモリ専用装置と、
マイクロコンピュータのような、メモリが他の回路と共
に組込まれている装置とを含むことにする。
［発明が解決しようとする課題］ 製造工程中のOTPの試験は特に困難である。装置はな
おウェーハあるいはダイの形態になっているが、プラス
チック・パッケージに不可逆的に封止する前は、完全に
試験することができる。すなわち、各メモリはプログラ
ムし、読取り、消去してその機能性を確認することがで
きる。この時点までは、装置を取囲むパッケージは存在
しないので、これを紫外線にさらすことには問題が無
い。しかしながら、一旦OTPメモリをパッケージする
と、各セルがなお機能することができることを保証する
試験を行うことは不可能であった。パッケージ化工程に
は比較的高温度における１つ以上のステップと、おそら
くその他の損傷を生じやすいステップとが存在するの
で、パッケージ化する前にすべての試験に合格するメモ
リセルが必らずいくつか存在するが、これは顧客が装置
を使用しようとすると不合格となる。
おウェーハあるいはダイの形態になっているが、プラス
チック・パッケージに不可逆的に封止する前は、完全に
試験することができる。すなわち、各メモリはプログラ
ムし、読取り、消去してその機能性を確認することがで
きる。この時点までは、装置を取囲むパッケージは存在
しないので、これを紫外線にさらすことには問題が無
い。しかしながら、一旦OTPメモリをパッケージする
と、各セルがなお機能することができることを保証する
試験を行うことは不可能であった。パッケージ化工程に
は比較的高温度における１つ以上のステップと、おそら
くその他の損傷を生じやすいステップとが存在するの
で、パッケージ化する前にすべての試験に合格するメモ
リセルが必らずいくつか存在するが、これは顧客が装置
を使用しようとすると不合格となる。
OTPメモリのパッケージ化後試験の問題に対する部分
的解決法の１つは各装置に「余分な」メモリセルを設け
ることである。この余分なセルをパッケージ化後試験し
て、余分なセルが良ければ、残りのものも良いと仮定す
る。明らかに、このような試験方法に頼るならばいくつ
かの不良メモリがやはり再終検査に合格することにな
る。
的解決法の１つは各装置に「余分な」メモリセルを設け
ることである。この余分なセルをパッケージ化後試験し
て、余分なセルが良ければ、残りのものも良いと仮定す
る。明らかに、このような試験方法に頼るならばいくつ
かの不良メモリがやはり再終検査に合格することにな
る。
従って、改良されたOTPメモリを提供するのが本発明
の目的である。
の目的である。
本発明の他の目的は、OTPメモリの各セルの機能性を
メモリをパッケージしてから確認する方法及び装置を提
供することである。
メモリをパッケージしてから確認する方法及び装置を提
供することである。
本発明の更に他の目的は、UV EPROMセルにその機能性
を確認するため、その有効性を破壊することなく縁辺に
プログラムする方法及び装置を提供することである。
を確認するため、その有効性を破壊することなく縁辺に
プログラムする方法及び装置を提供することである。
［課題を解決するための手段］ 本発明のこれらの、及び他の目的及び利点は、前記メ
モリのセルのパッケージ化後しきい電圧を求めるステッ
プと、前記パッケージ化後しきい電圧が最小定格供給電
圧より高ければ前記メモリを不合格とするステップと、
プログラム電圧を前記セルに所定時間印加するステップ
と、前記セルの新しいしきい電圧を決定するステップ
と、該新しいしきい電圧が前記パッケージ化後しきい電
圧より高いか判定するステップと、前記新しいしきい電
圧が前記最小定格供給電圧より高ければ前記メモリを不
合格とするステップと、前記新しいしきい電圧が前記パ
ッケージ化後しきい電圧より高ければ前記メモリを合格
とするステップとを具備するワンタイムプログラム可能
メモリのパッケージ化後試験の方法により提供される。
モリのセルのパッケージ化後しきい電圧を求めるステッ
プと、前記パッケージ化後しきい電圧が最小定格供給電
圧より高ければ前記メモリを不合格とするステップと、
プログラム電圧を前記セルに所定時間印加するステップ
と、前記セルの新しいしきい電圧を決定するステップ
と、該新しいしきい電圧が前記パッケージ化後しきい電
圧より高いか判定するステップと、前記新しいしきい電
圧が前記最小定格供給電圧より高ければ前記メモリを不
合格とするステップと、前記新しいしきい電圧が前記パ
ッケージ化後しきい電圧より高ければ前記メモリを合格
とするステップとを具備するワンタイムプログラム可能
メモリのパッケージ化後試験の方法により提供される。
［実施例］ 以下の説明において、「肯定する（assert）」、「肯
定（assertion）」、否定する（negate）」、及び「否
定（negation）」という言葉を「アクティブ高」信号と
「アクティブ低」信号とが混合した信号を取扱うとき混
乱を避けるために使用することにする。「肯定する」及
び「肯定」は信号がアクティブになる、すなわち論理的
に真になることを示すのに使用する。「否定する」及び
「否定」は信号が不活発（inactive）になる、すなわち
理論的に偽になることを示すのに使用する。その他、
「書込む」及び「書込み」という言葉は情報をメモリに
格納する動作を指す。格納される情報の各ビットは１ま
たは０であるから、そのように「書込まれた」メモリセ
ルのいくつかは消去された状態のままになっている。他
方、「プログラムする」及び「プログラミング」という
言葉はメモリセルの状態をその消去されない状態からそ
の消去されない状態、あるいはプログラムされた状態に
変化させる動作を指すことにする。
定（assertion）」、否定する（negate）」、及び「否
定（negation）」という言葉を「アクティブ高」信号と
「アクティブ低」信号とが混合した信号を取扱うとき混
乱を避けるために使用することにする。「肯定する」及
び「肯定」は信号がアクティブになる、すなわち論理的
に真になることを示すのに使用する。「否定する」及び
「否定」は信号が不活発（inactive）になる、すなわち
理論的に偽になることを示すのに使用する。その他、
「書込む」及び「書込み」という言葉は情報をメモリに
格納する動作を指す。格納される情報の各ビットは１ま
たは０であるから、そのように「書込まれた」メモリセ
ルのいくつかは消去された状態のままになっている。他
方、「プログラムする」及び「プログラミング」という
言葉はメモリセルの状態をその消去されない状態からそ
の消去されない状態、あるいはプログラムされた状態に
変化させる動作を指すことにする。
EPROMの各セルは浮動ゲート・トランジスタ装置を備
えている。セルの、プログラムされているが消去されて
いるかの、状態はそのしきい電圧（threshold voltag
e）Vtにより決まる。セルが読取られると、装置の電源
電圧VDDよりわずかに低い電圧が浮動ゲート・トランジ
スタの制御ゲートに印加される。トランジスタが「オン
になる」、すなわち、トランジスタのソースとドレイン
との間の導電径路が開通すると、消去されたと言われ
る。換言すれば、制御ゲート電圧VCCは消去されたセル
のしきい電圧より高い。VDDより高いしきい電圧を有す
るセルは読取られるときオンにならず、プログラムされ
ていると言われる。セルのしきい電圧は、チャンネル内
に非常に強力な電荷キャリヤを発生するためにソースと
ドレインとの間に大きなプログラミング電圧VPPを印加
することにより、及びVPPを制御ゲートに印加してこれ
らキャリヤを浮動ゲートに引きつけることにより増大さ
せることができる。
えている。セルの、プログラムされているが消去されて
いるかの、状態はそのしきい電圧（threshold voltag
e）Vtにより決まる。セルが読取られると、装置の電源
電圧VDDよりわずかに低い電圧が浮動ゲート・トランジ
スタの制御ゲートに印加される。トランジスタが「オン
になる」、すなわち、トランジスタのソースとドレイン
との間の導電径路が開通すると、消去されたと言われ
る。換言すれば、制御ゲート電圧VCCは消去されたセル
のしきい電圧より高い。VDDより高いしきい電圧を有す
るセルは読取られるときオンにならず、プログラムされ
ていると言われる。セルのしきい電圧は、チャンネル内
に非常に強力な電荷キャリヤを発生するためにソースと
ドレインとの間に大きなプログラミング電圧VPPを印加
することにより、及びVPPを制御ゲートに印加してこれ
らキャリヤを浮動ゲートに引きつけることにより増大さ
せることができる。
OTPメモリの場合には、製造業者の試験方法は各セル
に対して２つの事を確認すべきである。第１に、各セル
は顧客がメモリを受取ったとき消去されたものとして読
取られなければならない。第２に、各セルはプログラム
することが可能でなければならない。
に対して２つの事を確認すべきである。第１に、各セル
は顧客がメモリを受取ったとき消去されたものとして読
取られなければならない。第２に、各セルはプログラム
することが可能でなければならない。
第１図はEPROMセルのVtの可能な範囲を示す。市販装
置の場合製造業者は範囲VDDminからVDDmaxを指定し、こ
の範囲内で装置は機能することが保証される。従って、
製造業者はメモリの読取り回路、主にセンス増幅器を、
しきい電圧がVDDminより低いセルが消去されたものとし
て読取られ、しきい電圧がVDDmaxより高いセルがプログ
ラムされたものとして読取られるように設計しなければ
ならない。実際は、メモリの設計及び試験にあたり製造
業者は読取り余裕（margin）電圧VRMを使用する。VRMの
効果はVDDminからVDDmaxまでの範囲を少なくともいずれ
かの側に多分500ミリボルト拡げることである。このこ
とは、各セルが最初消去されたものとして確実に読取ら
れるためには、製造業者はメモリを出荷するとき各セル
のしきい電圧をVDDmin−VRMより小さく確保しなければ
ならないということを意味する。セルの設計は典型的に
は、良好なセルに対しては、消去したしきい電圧が実質
上VDDmin−VRMより小さくなるように行う。ある場合に
は、１ボルト以上のもの「余分な」余裕を利用できるこ
ともある。このことは、ここで余裕プログラミング領域
と名付ける領域が存在し、この領域内ではセルのしきい
電圧を顧客にプログラムすることが見えないようにして
完全に消去した状態から上げることができるということ
を意味する。以下の説明は、OTPメモリをパッケージ化
してから、各セルが消去され、プログラム可能であるこ
とをそのしきい値をこの余裕プログラミング領域内で変
えることにより確認する方法及び装置の特定の実施例を
示すものである。
置の場合製造業者は範囲VDDminからVDDmaxを指定し、こ
の範囲内で装置は機能することが保証される。従って、
製造業者はメモリの読取り回路、主にセンス増幅器を、
しきい電圧がVDDminより低いセルが消去されたものとし
て読取られ、しきい電圧がVDDmaxより高いセルがプログ
ラムされたものとして読取られるように設計しなければ
ならない。実際は、メモリの設計及び試験にあたり製造
業者は読取り余裕（margin）電圧VRMを使用する。VRMの
効果はVDDminからVDDmaxまでの範囲を少なくともいずれ
かの側に多分500ミリボルト拡げることである。このこ
とは、各セルが最初消去されたものとして確実に読取ら
れるためには、製造業者はメモリを出荷するとき各セル
のしきい電圧をVDDmin−VRMより小さく確保しなければ
ならないということを意味する。セルの設計は典型的に
は、良好なセルに対しては、消去したしきい電圧が実質
上VDDmin−VRMより小さくなるように行う。ある場合に
は、１ボルト以上のもの「余分な」余裕を利用できるこ
ともある。このことは、ここで余裕プログラミング領域
と名付ける領域が存在し、この領域内ではセルのしきい
電圧を顧客にプログラムすることが見えないようにして
完全に消去した状態から上げることができるということ
を意味する。以下の説明は、OTPメモリをパッケージ化
してから、各セルが消去され、プログラム可能であるこ
とをそのしきい値をこの余裕プログラミング領域内で変
えることにより確認する方法及び装置の特定の実施例を
示すものである。
第２図は本発明の特定の実施例のメモリ装置10を示す
ブロック図である。好ましい実施例では、装置10は窓無
しプラスチック・パッケージにパッケージすることを意
図した集積回路マイクロコンピュータの一部を備えてい
る。装置10はEPROMセルのアレイを備えており、これを
ここでは１つのセル11で表わしてある。各セルは制御ゲ
ート13、ドレイン14、ソース15、及び浮動ゲート16を有
する浮動ゲート・トランジスタ12を備えている。ソース
15は接地されている。ドレイン14はビット線18と結合
し、制御ゲート13はワード線19と結合している。
ブロック図である。好ましい実施例では、装置10は窓無
しプラスチック・パッケージにパッケージすることを意
図した集積回路マイクロコンピュータの一部を備えてい
る。装置10はEPROMセルのアレイを備えており、これを
ここでは１つのセル11で表わしてある。各セルは制御ゲ
ート13、ドレイン14、ソース15、及び浮動ゲート16を有
する浮動ゲート・トランジスタ12を備えている。ソース
15は接地されている。ドレイン14はビット線18と結合
し、制御ゲート13はワード線19と結合している。
ワード線ドライバはワード線19と結合している。ワー
ド線ドライバ20には３つの電源電圧VDD、VPP、及びVSP
が供給されている。上述のとおり、VDDは装置10に対す
る標準の正の電源電圧であり、典型的には３から５ボル
トの範囲内にある。VPPは装置10に対する標準のプログ
ラミング電圧であり、典型的には７から25ボルトの範囲
にある。VDDとVPPとは共にこの目的のためのピンにより
装置10に印加される。他方、VSPは本発明の試験方法を
実行するとき装置10に供給されるだけの特別な試験電圧
である。好ましい実施例では、装置10が一部を形成して
いるマイクロコンピュータは試験に役立ついくつかの特
殊動作モードを備えている。これら特殊試験モードの１
つ以上において、通常はある他の目的に使用されている
ピンが、代って、ワード線ドライバ20に結合され、外部
試験装置により、これにVSPを供給するために使用され
る。以下に詳細に説明するように、VSPの値は実施して
いる試験によって変り、ほぼ０からほぼVPPまでの範囲
になることができる。
ド線ドライバ20には３つの電源電圧VDD、VPP、及びVSP
が供給されている。上述のとおり、VDDは装置10に対す
る標準の正の電源電圧であり、典型的には３から５ボル
トの範囲内にある。VPPは装置10に対する標準のプログ
ラミング電圧であり、典型的には７から25ボルトの範囲
にある。VDDとVPPとは共にこの目的のためのピンにより
装置10に印加される。他方、VSPは本発明の試験方法を
実行するとき装置10に供給されるだけの特別な試験電圧
である。好ましい実施例では、装置10が一部を形成して
いるマイクロコンピュータは試験に役立ついくつかの特
殊動作モードを備えている。これら特殊試験モードの１
つ以上において、通常はある他の目的に使用されている
ピンが、代って、ワード線ドライバ20に結合され、外部
試験装置により、これにVSPを供給するために使用され
る。以下に詳細に説明するように、VSPの値は実施して
いる試験によって変り、ほぼ０からほぼVPPまでの範囲
になることができる。
ワード線ドライバ20はワード線復号器（word line de
coder）23及び制御論理24から入力を受取る。ワード線
ドライバ20については第３図を参照して一層詳細に説明
する。
coder）23及び制御論理24から入力を受取る。ワード線
ドライバ20については第３図を参照して一層詳細に説明
する。
ワード線復号器23はアドレス母線からと制御論理24か
ら入力を受取り、複数のワード線ドライバ線26a〜26nに
出力を発生する。ワード線ドライバ線の１つ、この例で
は26dは、ワード線ドライバ20に接続されている。
ら入力を受取り、複数のワード線ドライバ線26a〜26nに
出力を発生する。ワード線ドライバ線の１つ、この例で
は26dは、ワード線ドライバ20に接続されている。
列復号器（column decode apparatus）27はアドレス
母線及び制御論理24から入力を受取る。列復号器27は複
数のビット線に結合しており、ビット線18もその１つで
ある。受取ったアドレスに応じて、列復号器はビット線
の１つをデータ線28に結合させる。好ましい実施例はバ
イト幅メモリであるが、これでは実際に８本のデータ線
があり、これに８本の異なるビット線が同時に結合し
て、８ビットの出力ワードを発生するようになってい
る。ただし、簡単のため、この説明はデータ線28が唯１
本のビット幅メモリを仮定する。他の構成への拡張は当
業者には明らかであろう。
母線及び制御論理24から入力を受取る。列復号器27は複
数のビット線に結合しており、ビット線18もその１つで
ある。受取ったアドレスに応じて、列復号器はビット線
の１つをデータ線28に結合させる。好ましい実施例はバ
イト幅メモリであるが、これでは実際に８本のデータ線
があり、これに８本の異なるビット線が同時に結合し
て、８ビットの出力ワードを発生するようになってい
る。ただし、簡単のため、この説明はデータ線28が唯１
本のビット幅メモリを仮定する。他の構成への拡張は当
業者には明らかであろう。
プログラミング回路30はデータ線28と結合している。
プログラミング回路30は制御論理24とデータ・バッファ
31とから入力を受ける。プログラミング回路30にはVDD
及びVPPの供給電圧が与えられている。プログラミング
回路30の目的は、適切なとき、プログラミング電圧VPP
をデータ線28に印加することである。プログラミング回
路30については第４図を参照して以下に一層詳細に説明
する。
プログラミング回路30は制御論理24とデータ・バッファ
31とから入力を受ける。プログラミング回路30にはVDD
及びVPPの供給電圧が与えられている。プログラミング
回路30の目的は、適切なとき、プログラミング電圧VPP
をデータ線28に印加することである。プログラミング回
路30については第４図を参照して以下に一層詳細に説明
する。
センス増幅器32もデータ線28と結合している。センス
増幅器32は制御論理24から入力を受取り、データ・バッ
ファ31に出力を提供する。センス増幅器32については第
５図を参照して以下に一層詳細に説明する。
増幅器32は制御論理24から入力を受取り、データ・バッ
ファ31に出力を提供する。センス増幅器32については第
５図を参照して以下に一層詳細に説明する。
データ・バッファ31はセンス増幅器32と制御論理24と
から入力を受取り、データ母線とプログラミング回路30
とに出力を提供する。
から入力を受取り、データ母線とプログラミング回路30
とに出力を提供する。
制御論理24は実行している機能に従って装置10の各他
の要素のタインミングと動作とを指示するために制御信
号を提供する任務を実行する。実行すべき機能は制御論
理への４つの入力、通常読取り、通常書込み、余裕読取
り（marginal read）、及び余裕書込み（marginal writ
e）により決まる。最初の２つは、もちろん、装置10を
使用するとき顧客により使用される機能である。後の２
つは製造業者に対してのみアクセス可能な機能であり、
装置10をパッケージしてから各セルを試験するのに有用
である。下表はこれら各機能に対して選択されたEPROM
セルに印加される電圧を要約したものである。
の要素のタインミングと動作とを指示するために制御信
号を提供する任務を実行する。実行すべき機能は制御論
理への４つの入力、通常読取り、通常書込み、余裕読取
り（marginal read）、及び余裕書込み（marginal writ
e）により決まる。最初の２つは、もちろん、装置10を
使用するとき顧客により使用される機能である。後の２
つは製造業者に対してのみアクセス可能な機能であり、
装置10をパッケージしてから各セルを試験するのに有用
である。下表はこれら各機能に対して選択されたEPROM
セルに印加される電圧を要約したものである。
表に示した各場合において、ドレインまたは制御ゲー
トに印加される実際の電圧は介在する回路内で生ずるし
きい値の低下のためそれぞれの供給電圧とは異なってい
る。
トに印加される実際の電圧は介在する回路内で生ずるし
きい値の低下のためそれぞれの供給電圧とは異なってい
る。
通常読取り及び余裕読取りの両機能において、選択さ
れたセルのドレインは、明らかに、センス増幅器32の入
力に結合される。以下に説明するように、センス増幅器
32は２つの読取りモードで異なった動作を行なう。加え
て、余裕読取りモードでの制御ゲート電圧は、やはり以
下で更に説明するように、VDDではなく、VSPである。通
常及び余裕の各プログラム機能は印加される電圧に関し
ては同じで、主としてプログラミング電圧が印加される
時間の長さにおいて異なる。随意に、余裕プログラミン
グ・モード中プログラミングが行われる速さを一層良く
制御するため、そのプロセス中制御ゲートにVSPを印加
するのが望ましい。
れたセルのドレインは、明らかに、センス増幅器32の入
力に結合される。以下に説明するように、センス増幅器
32は２つの読取りモードで異なった動作を行なう。加え
て、余裕読取りモードでの制御ゲート電圧は、やはり以
下で更に説明するように、VDDではなく、VSPである。通
常及び余裕の各プログラム機能は印加される電圧に関し
ては同じで、主としてプログラミング電圧が印加される
時間の長さにおいて異なる。随意に、余裕プログラミン
グ・モード中プログラミングが行われる速さを一層良く
制御するため、そのプロセス中制御ゲートにVSPを印加
するのが望ましい。
第３図はワード線ドライバ回路20を示す。もちろん、
装置10の各ワード線に対して１つのワード線ドライバ回
路が存在する。ワード線ドライバ回路20の基本機能はワ
ード線復号器23からのアクティブ低ワード線選択信号、
制御論理24からのアクティブ高ストローブ信号、および
制御論理24からの電圧選択制御信号に応じて選択された
電圧（VDD、VSPまたはVPP）をワード線19に印加するこ
とである。
装置10の各ワード線に対して１つのワード線ドライバ回
路が存在する。ワード線ドライバ回路20の基本機能はワ
ード線復号器23からのアクティブ低ワード線選択信号、
制御論理24からのアクティブ高ストローブ信号、および
制御論理24からの電圧選択制御信号に応じて選択された
電圧（VDD、VSPまたはVPP）をワード線19に印加するこ
とである。
ワード線復号器23からの線26dはインバータ35の入力
に接続されている。第１のＰチャンネル・トランジスタ
36及び第２のＰチャンネル・トランジスタ37のドレイン
も線26dに接続されている。トランジスタ36及び37のソ
ースはVDDと結合している。トランジスタ36のゲートは
制御論理24からのアクティブ高ストローブ信号と結合し
ている。トランジスタ37のゲートはインバータ35の出力
に接続されている。従って、ストローブ信号とワード線
選択信号とが共にアクティブであれば、インバータ35の
出力は高い。
に接続されている。第１のＰチャンネル・トランジスタ
36及び第２のＰチャンネル・トランジスタ37のドレイン
も線26dに接続されている。トランジスタ36及び37のソ
ースはVDDと結合している。トランジスタ36のゲートは
制御論理24からのアクティブ高ストローブ信号と結合し
ている。トランジスタ37のゲートはインバータ35の出力
に接続されている。従って、ストローブ信号とワード線
選択信号とが共にアクティブであれば、インバータ35の
出力は高い。
第１のＮチャンネル・トランジスタ38のゲートは線26
dに接続されている。トランジスタ38のソースは接地さ
れている。トランジスタ38のドレインは第３のＰチャン
ネル・トランジスタ39のドレインに接続されている。ト
ランジスタ39のソースは第１の高電圧スイッチ40に結合
されている。高電圧スイッチ40にはVDD、VSP、及びVPP
が与えられており、制御論理24からの入力に応じて、３
つの電圧の１つをトランジスタ39のソースに印加する。
高電圧スイッチ40の出力はまた第４のＰチャンネル・ト
ランジスタ41のソースに結合されており、このトランジ
スタ41のゲートはトランジスタ39のドレインに接続さ
れ、ドレインはトランジスタ39のゲートに接続されてい
る。トランジスタ41のドレインはまた第２のＮチャンネ
ル・トランジスタ42のドレインに接続されている。トラ
ンジスタ42のゲートはインバータ35の出力に接続され、
トランジスタ42のソースは接地されている。
dに接続されている。トランジスタ38のソースは接地さ
れている。トランジスタ38のドレインは第３のＰチャン
ネル・トランジスタ39のドレインに接続されている。ト
ランジスタ39のソースは第１の高電圧スイッチ40に結合
されている。高電圧スイッチ40にはVDD、VSP、及びVPP
が与えられており、制御論理24からの入力に応じて、３
つの電圧の１つをトランジスタ39のソースに印加する。
高電圧スイッチ40の出力はまた第４のＰチャンネル・ト
ランジスタ41のソースに結合されており、このトランジ
スタ41のゲートはトランジスタ39のドレインに接続さ
れ、ドレインはトランジスタ39のゲートに接続されてい
る。トランジスタ41のドレインはまた第２のＮチャンネ
ル・トランジスタ42のドレインに接続されている。トラ
ンジスタ42のゲートはインバータ35の出力に接続され、
トランジスタ42のソースは接地されている。
トランジスタ42のドレインは第３のＮチャンネル・ト
ランジスタ43及び第５のＰチャンネル・トランジスタ44
のゲートにも接続されている。トランジスタ43のソース
は接地されている。トランジスタ43のドレインはトラン
ジスタ44のドレインに接続されている。トランジスタ44
のソースは第２の高電圧スイッチ45の出力に接続されて
おり、高電圧スイッチ45は高電圧スイッチ40が行うと同
じ機能を行う。ワード線19はトランジスタ43及び44のド
レインに接続されている。
ランジスタ43及び第５のＰチャンネル・トランジスタ44
のゲートにも接続されている。トランジスタ43のソース
は接地されている。トランジスタ43のドレインはトラン
ジスタ44のドレインに接続されている。トランジスタ44
のソースは第２の高電圧スイッチ45の出力に接続されて
おり、高電圧スイッチ45は高電圧スイッチ40が行うと同
じ機能を行う。ワード線19はトランジスタ43及び44のド
レインに接続されている。
上述のとおり、ワード線ドライバ20は制御論理24によ
りVDD,VSP及びVPPの中から選択された電圧を、ストロー
プ信号とワード線選択信号が供給にアクティブのとき、
ワード線19に印加する。
りVDD,VSP及びVPPの中から選択された電圧を、ストロー
プ信号とワード線選択信号が供給にアクティブのとき、
ワード線19に印加する。
第４図はプログラミング回路30を示す。回路30はアク
ティブ高プログラム制御信号に応じてプログラミング電
圧VPPをビット線28に印加する。プログラム制御信号は
制御論理24からの制御信号とデータ・バッファ31の出力
とを論理的に組合せたものである。制御信号は通常また
は余裕書込みが行われかつデータ・バッファ31からの信
号がアクティブのときアクティブであり、「１」がその
中に含まれていることを示す。
ティブ高プログラム制御信号に応じてプログラミング電
圧VPPをビット線28に印加する。プログラム制御信号は
制御論理24からの制御信号とデータ・バッファ31の出力
とを論理的に組合せたものである。制御信号は通常また
は余裕書込みが行われかつデータ・バッファ31からの信
号がアクティブのときアクティブであり、「１」がその
中に含まれていることを示す。
プログラム制御信号は第１のＮチャンネル・トランジ
スタ50のゲートとインバータ51の入力とに加えられる。
インバータ51の出力は第２のＮチャンネルトランジスタ
52のゲートに接続されている。トランジスタ50と52との
ソースは接地されている。トランジスタ50のドレインは
第３のＮチャンネル・トランジスタ53のソースに接続さ
れており、トランジスタ52のドレインは第４のＮチャン
ネル・トランジスタ54のソースに接続されている。トラ
ンジスタ53と54とのゲートはVDDに結合されている。
スタ50のゲートとインバータ51の入力とに加えられる。
インバータ51の出力は第２のＮチャンネルトランジスタ
52のゲートに接続されている。トランジスタ50と52との
ソースは接地されている。トランジスタ50のドレインは
第３のＮチャンネル・トランジスタ53のソースに接続さ
れており、トランジスタ52のドレインは第４のＮチャン
ネル・トランジスタ54のソースに接続されている。トラ
ンジスタ53と54とのゲートはVDDに結合されている。
トランジスタ53のドレインは第１のＰチャンネル・ト
ランジスタ56のドレインと第２のＰチャンネル・トラン
ジスタ57のゲートとに接続されている。トランジスタ54
のドレインはトランジスタ57のドレインとトランジスタ
56のゲートとに接続されている。トランジスタ56と57と
のソースはVPPに結合されている。第５のＮチャンネル
・トランジスタ59のドレインとゲートとはVPPに結合さ
れている。トランジスタ59のソースは第６のＮチャンネ
ル・トランジスタ60のドレインに接続されている。トラ
ンジスタ60のソースはビット線28に接続されている。ト
ランジスタ60のゲートは第７のＮチャンネル・トランジ
スタ61のソースに接続されている。トランジスタ61のゲ
ートとドレインとはトランジスタ54のドレインに接続さ
れている。トランジスタ60のゲートは第８のＮチャンネ
ル・トランジスタ62のドレインにも接続されている。ト
ランジスタ62のゲートはVDDと結合され、トランジスタ6
2のソースは接地されている。
ランジスタ56のドレインと第２のＰチャンネル・トラン
ジスタ57のゲートとに接続されている。トランジスタ54
のドレインはトランジスタ57のドレインとトランジスタ
56のゲートとに接続されている。トランジスタ56と57と
のソースはVPPに結合されている。第５のＮチャンネル
・トランジスタ59のドレインとゲートとはVPPに結合さ
れている。トランジスタ59のソースは第６のＮチャンネ
ル・トランジスタ60のドレインに接続されている。トラ
ンジスタ60のソースはビット線28に接続されている。ト
ランジスタ60のゲートは第７のＮチャンネル・トランジ
スタ61のソースに接続されている。トランジスタ61のゲ
ートとドレインとはトランジスタ54のドレインに接続さ
れている。トランジスタ60のゲートは第８のＮチャンネ
ル・トランジスタ62のドレインにも接続されている。ト
ランジスタ62のゲートはVDDと結合され、トランジスタ6
2のソースは接地されている。
プログラム制御信号がアクティブであるとき、データ
線28はVPPに結合される。そうでない場合は、トランジ
スタ60はデータ線28をVPPから切離す。
線28はVPPに結合される。そうでない場合は、トランジ
スタ60はデータ線28をVPPから切離す。
第５図は第２図のセンス増幅器32を示す。センス増幅
器32は二重レンジ・電流検知センス増幅器である。その
低いレンジで、センス増幅器32は検知するのに比較的大
きい電流を必要とし、その高いレンジでは、比較的低い
電流を検知することができる。データ線28はセンス増幅
器32のノード70に接続されている。Ｐチャンネル・プリ
チャージ・トランジスタ71はノード70に接続されたドレ
インとセンス増幅器32のノード72に接続されたソースと
を備えている。トランジスタ71のゲートは制御論理24に
結合されている。ノード72はVDDに結合されている。ト
ランジスタ71はセンス増幅器32の随意選択の特徴物であ
り、単に読取り前にノード70の電圧をトランジスタ74、
76、及び78が非導通になるように上げるのに使用され
る。
器32は二重レンジ・電流検知センス増幅器である。その
低いレンジで、センス増幅器32は検知するのに比較的大
きい電流を必要とし、その高いレンジでは、比較的低い
電流を検知することができる。データ線28はセンス増幅
器32のノード70に接続されている。Ｐチャンネル・プリ
チャージ・トランジスタ71はノード70に接続されたドレ
インとセンス増幅器32のノード72に接続されたソースと
を備えている。トランジスタ71のゲートは制御論理24に
結合されている。ノード72はVDDに結合されている。ト
ランジスタ71はセンス増幅器32の随意選択の特徴物であ
り、単に読取り前にノード70の電圧をトランジスタ74、
76、及び78が非導通になるように上げるのに使用され
る。
第１のインバータ73はノード70に接続された入力と、
第１のＮチャンネル・トランジスタ74のゲートに接続さ
れた出力とを備えている。トランジスタ74のドレインは
ノード72に接続されており、トランジスタ74のソースは
ノード70に接続されている。第２のインバータ75もノー
ド70に接続された入力を備えている。インバータ75の出
力は第２のＮチャンネル・トランジスタ76のゲートに接
続されており、トランジスタ76はノード72に接続された
ソースとノード72に接続されたドレインとを備えてい
る。第３のインバータ77もノード70に接続された入力
と、第３のＮチャンネル・トランジスタ78のゲートに接
続された出力とを備えている。トランジスタ78はノード
70に接続されたソースとセンス増幅器32のノード80に接
続されたドレインとを備えている。
第１のＮチャンネル・トランジスタ74のゲートに接続さ
れた出力とを備えている。トランジスタ74のドレインは
ノード72に接続されており、トランジスタ74のソースは
ノード70に接続されている。第２のインバータ75もノー
ド70に接続された入力を備えている。インバータ75の出
力は第２のＮチャンネル・トランジスタ76のゲートに接
続されており、トランジスタ76はノード72に接続された
ソースとノード72に接続されたドレインとを備えてい
る。第３のインバータ77もノード70に接続された入力
と、第３のＮチャンネル・トランジスタ78のゲートに接
続された出力とを備えている。トランジスタ78はノード
70に接続されたソースとセンス増幅器32のノード80に接
続されたドレインとを備えている。
Ｐチャンネル・トランジスタ81のドレインはノード80
に接続されている。トランジスタ81のソースはＰチャン
ネル・トランジスタ82のドレインに接続されており、ト
ランジスタ82のソースはノード72に接続されている。ト
ランジスタ81と82とのゲートはインバータ83の出力に接
続されている。インバータ83の入力は制御論理24からの
レンジ制御信号に接続されている。レンジ制御信号はＰ
チャンネル・トランジスタ84のゲートにも接続されてお
り、トランジスタ84はノード72に接続されたドレインと
ノード80に接続されたソースとを備えている。レンジ制
御信号が高いとき、トランジスタ81と82とが導通し、セ
ンス増幅器32はその高いレンジになる。レンジ制御信号
が低いとき、トランジスタ84が導通し、センス増幅器が
その低いレンジになる。インバータ85はノード80に接続
された入力と第２図のデータ・バッファ31に結合された
出力とを備えている。
に接続されている。トランジスタ81のソースはＰチャン
ネル・トランジスタ82のドレインに接続されており、ト
ランジスタ82のソースはノード72に接続されている。ト
ランジスタ81と82とのゲートはインバータ83の出力に接
続されている。インバータ83の入力は制御論理24からの
レンジ制御信号に接続されている。レンジ制御信号はＰ
チャンネル・トランジスタ84のゲートにも接続されてお
り、トランジスタ84はノード72に接続されたドレインと
ノード80に接続されたソースとを備えている。レンジ制
御信号が高いとき、トランジスタ81と82とが導通し、セ
ンス増幅器32はその高いレンジになる。レンジ制御信号
が低いとき、トランジスタ84が導通し、センス増幅器が
その低いレンジになる。インバータ85はノード80に接続
された入力と第２図のデータ・バッファ31に結合された
出力とを備えている。
インバータ73、75、77、及び85は順次に高くなるスイ
ッチ点を備えている。すなわち、出力が一つの状態から
他へ切換わるときまたはその近くの入力電圧はインバー
タ85に対して最高でインバータ73に対して最低である。
定常状態では、ノード70の電圧はインバータ77のスイッ
チ点の直上のレベルで安定する傾向がある。トランジス
タ71は簡単にノード70の電圧をわずか高くしてインバー
タ73、75、及び77の出力をすべて低くするために作動さ
せることができる。ノード80はインバータ85のスイッチ
点よりかなり上の、VDDの近くで安定する傾向がある。
従って、インバータ85の出力は低くなっている。
ッチ点を備えている。すなわち、出力が一つの状態から
他へ切換わるときまたはその近くの入力電圧はインバー
タ85に対して最高でインバータ73に対して最低である。
定常状態では、ノード70の電圧はインバータ77のスイッ
チ点の直上のレベルで安定する傾向がある。トランジス
タ71は簡単にノード70の電圧をわずか高くしてインバー
タ73、75、及び77の出力をすべて低くするために作動さ
せることができる。ノード80はインバータ85のスイッチ
点よりかなり上の、VDDの近くで安定する傾向がある。
従って、インバータ85の出力は低くなっている。
余裕読取りあるいは通常読取りの、読取り前に、各ビ
ット線はグランドに放電される。次に、列復号器が選択
されたビット線をノード70に結合させる。トランジスタ
71はこの点では導通していない。ノード70の電圧は急速
にインバータ73、75、及び77のスイッチ点より低いレベ
ルに落ち、トランジスタ74、76、及び78を導通させると
共にノード72と80とをノード70に結合させる。電流はノ
ード72から70に流れ、ビット線で表わされる比較的大き
なキャパシタンスを充電し、ノード70の電圧を上げる。
そのわずか後に、読取り電圧、VDDまたはVSPが選択セル
の制御ゲートに結合される。
ット線はグランドに放電される。次に、列復号器が選択
されたビット線をノード70に結合させる。トランジスタ
71はこの点では導通していない。ノード70の電圧は急速
にインバータ73、75、及び77のスイッチ点より低いレベ
ルに落ち、トランジスタ74、76、及び78を導通させると
共にノード72と80とをノード70に結合させる。電流はノ
ード72から70に流れ、ビット線で表わされる比較的大き
なキャパシタンスを充電し、ノード70の電圧を上げる。
そのわずか後に、読取り電圧、VDDまたはVSPが選択セル
の制御ゲートに結合される。
インバータ73とトランジスタ74とはノード70の電圧が
最初上昇する速さを上げることを目的とする速度上昇段
である。トランジスタ74はノード72と70とを比較的強く
結合させるような大きさになっている。インバータ73の
スイッチ点は比較的低いので、初期充電が終った後、ト
ランジスタ74がオフになる。
最初上昇する速さを上げることを目的とする速度上昇段
である。トランジスタ74はノード72と70とを比較的強く
結合させるような大きさになっている。インバータ73の
スイッチ点は比較的低いので、初期充電が終った後、ト
ランジスタ74がオフになる。
インバータ75とトランジスタ76とは、制御ゲート電圧
がセルのしきい電圧以下であれば、すなわち、セルがプ
ログラムされている場合は、選択されたメモリセルを通
る電流を釣合わせることを目的とするバイアス段であ
る。この場合には、レンジ制御信号に応じて、トランジ
スタ81と82とを通るかトランジスタ84を通る電流をノー
ド80の電圧をインバータ85のスイッチ点より上の点まで
上げるのに利用することができる。インバータ85の出力
は低状態に戻る。インバータ85の出力は、あらゆる介在
事象のための時間を生じせしめるために、読取りプロセ
スの開始後適切な時間にラッチされる。
がセルのしきい電圧以下であれば、すなわち、セルがプ
ログラムされている場合は、選択されたメモリセルを通
る電流を釣合わせることを目的とするバイアス段であ
る。この場合には、レンジ制御信号に応じて、トランジ
スタ81と82とを通るかトランジスタ84を通る電流をノー
ド80の電圧をインバータ85のスイッチ点より上の点まで
上げるのに利用することができる。インバータ85の出力
は低状態に戻る。インバータ85の出力は、あらゆる介在
事象のための時間を生じせしめるために、読取りプロセ
スの開始後適切な時間にラッチされる。
選択されたセルのしきい電圧が制御ゲート電圧に関し
て上述の場合よりわずかに低ければ、トランジスタ76を
流れる電流はセル電流を釣合わせるには不充分である。
ノード80に流入する電流のいくらかあるいは全部がトラ
ンジスタ78を通って流れ、セル電流が釣合わされる。セ
ル電流が充分高ければ、ノード80はインバータ85のスイ
ッチ点より低いままであり、インバータ85の出力85は、
ラッチされているとき高いままであり、セルが消去され
ていることを示す。
て上述の場合よりわずかに低ければ、トランジスタ76を
流れる電流はセル電流を釣合わせるには不充分である。
ノード80に流入する電流のいくらかあるいは全部がトラ
ンジスタ78を通って流れ、セル電流が釣合わされる。セ
ル電流が充分高ければ、ノード80はインバータ85のスイ
ッチ点より低いままであり、インバータ85の出力85は、
ラッチされているとき高いままであり、セルが消去され
ていることを示す。
トランジスタ81、82、及び84の大きさをノード80がト
ランジスタ81と82との組合せを通してトランジスタ84を
通してよりもノード72に弱く結合するように選ばれる。
この構成ではノード72からノード80に流入する電流の大
きさがセンス増幅器32の高いレンジにおいてその低いレ
ンジにおけるより低くなる。換言すれば、トランジスタ
81と82とのノード80に充電する能力に打ち勝つに必要な
セル電流はトランジスタ84がそうする能力に打ち勝つに
必要なセル電流より低い。
ランジスタ81と82との組合せを通してトランジスタ84を
通してよりもノード72に弱く結合するように選ばれる。
この構成ではノード72からノード80に流入する電流の大
きさがセンス増幅器32の高いレンジにおいてその低いレ
ンジにおけるより低くなる。換言すれば、トランジスタ
81と82とのノード80に充電する能力に打ち勝つに必要な
セル電流はトランジスタ84がそうする能力に打ち勝つに
必要なセル電流より低い。
本発明の好ましい実施例では、センス増幅器32の低い
レンジを利用して余裕読取りを行い、高いレンジを利用
して通常読取りを行う。従って、製造業者は短い余裕プ
ログラミング・パルスを使用することによりセルのしき
い値を充分高く上げることができるので、余裕読取りを
行うときはセルはプログラムされたものとして読取られ
るが、セルはなお通常読取りを行うユーザに対しては消
去されたものとして読取られる。
レンジを利用して余裕読取りを行い、高いレンジを利用
して通常読取りを行う。従って、製造業者は短い余裕プ
ログラミング・パルスを使用することによりセルのしき
い値を充分高く上げることができるので、余裕読取りを
行うときはセルはプログラムされたものとして読取られ
るが、セルはなお通常読取りを行うユーザに対しては消
去されたものとして読取られる。
今度は第６図及び第７図を参照すると、第２図〜第５
図の装置を動作させる方法が開示されている。第６図及
び第７図の方法はメモリ・アレイの各セルが確実に消去
されると共に確実にプログラムすることができるように
設計されている。大部分は、開示された方法は適切なプ
ログラミングを用いて従来の集積回路試験器で行われる
ことは明らかなはずである。
図の装置を動作させる方法が開示されている。第６図及
び第７図の方法はメモリ・アレイの各セルが確実に消去
されると共に確実にプログラムすることができるように
設計されている。大部分は、開示された方法は適切なプ
ログラミングを用いて従来の集積回路試験器で行われる
ことは明らかなはずである。
開示した方法はパッケージされてしまっている、すな
わち、もはや紫外線にさらすことによって消去すること
ができない、メモリ装置に適用することを目的としてい
る。最も普通には、メモリセルはプローブ段と言われる
段階でパッケージされる前に徹底的に試験されることに
なる。プローブ後、メモリセルはパッケージされる前に
充分に消去される。従って、欠陥セルの他は、各セルは
充分消去された状態で開示されたプロセスに入る。
わち、もはや紫外線にさらすことによって消去すること
ができない、メモリ装置に適用することを目的としてい
る。最も普通には、メモリセルはプローブ段と言われる
段階でパッケージされる前に徹底的に試験されることに
なる。プローブ後、メモリセルはパッケージされる前に
充分に消去される。従って、欠陥セルの他は、各セルは
充分消去された状態で開示されたプロセスに入る。
第６図はVCGminと言う値を見つける方法を示す。この
方法は試験手順中数回使用される。VCGminは、試験中の
セルに適用するとき、セルがプログラムされていること
を示す出力を生ずる最大制御ゲート電圧である。開始
時、試験器は、VSPの値を制御するが、VSPをVDDminより
高いある開始値にセットする。次に、余裕読取りが行わ
れる。換言すれば、VSPは選択されたメモリセルの制御
ゲートに印加され、センス増幅器はその低感度レンジに
セットされる。試験器はデータ・バッファの内容を検査
してセルがプログラムされているかあるいは消去されて
いるか確認する。セルが消去されていると、試験器はVS
Pの値を減らして余裕読取りプロセスを繰返す。このサ
イクルはセルがプログラムされているものとして読取ら
れるまで、すなわちVSPの値がセンス増幅器をトリガす
るには不充分なセル電流が存在するセルのしきい電圧よ
り充分低くなるまで続けられる。
方法は試験手順中数回使用される。VCGminは、試験中の
セルに適用するとき、セルがプログラムされていること
を示す出力を生ずる最大制御ゲート電圧である。開始
時、試験器は、VSPの値を制御するが、VSPをVDDminより
高いある開始値にセットする。次に、余裕読取りが行わ
れる。換言すれば、VSPは選択されたメモリセルの制御
ゲートに印加され、センス増幅器はその低感度レンジに
セットされる。試験器はデータ・バッファの内容を検査
してセルがプログラムされているかあるいは消去されて
いるか確認する。セルが消去されていると、試験器はVS
Pの値を減らして余裕読取りプロセスを繰返す。このサ
イクルはセルがプログラムされているものとして読取ら
れるまで、すなわちVSPの値がセンス増幅器をトリガす
るには不充分なセル電流が存在するセルのしきい電圧よ
り充分低くなるまで続けられる。
明らかなように、第６図の方法は上からゆっくり近づ
くことによりセルのしきい電圧を決める方法である。試
験器が連続する余裕読取り間でVSPを下げる量によりVCG
min探索法による正確さと消費時間とが決まる。約20か
ら250ミリボルトまでの範囲の減少値が一般に適切であ
ると考えられる。
くことによりセルのしきい電圧を決める方法である。試
験器が連続する余裕読取り間でVSPを下げる量によりVCG
min探索法による正確さと消費時間とが決まる。約20か
ら250ミリボルトまでの範囲の減少値が一般に適切であ
ると考えられる。
第７図は各セルを試験するために第２図〜第５図の装
置を動作させる方法全体を示す。第一に、アドレスを選
択する。もし、上に開示した詳細な実施例の場合のよう
に、試験中のメモリがビット編制されているとすれば、
各アドレスが１つのセルだけにアクセスし試験すること
になる。ただし、一層一般的な場合のように、試験中の
メモリがバイト編制されているとすれば選択されたアド
レスごとに８個のセルにアクセスされ試験される。
置を動作させる方法全体を示す。第一に、アドレスを選
択する。もし、上に開示した詳細な実施例の場合のよう
に、試験中のメモリがビット編制されているとすれば、
各アドレスが１つのセルだけにアクセスし試験すること
になる。ただし、一層一般的な場合のように、試験中の
メモリがバイト編制されているとすれば選択されたアド
レスごとに８個のセルにアクセスされ試験される。
いったん位置が選択されると、試験中のメモリにアド
レスが供給され、第６図の方法を使用してVCGminを求め
る。事実上、これによりそれらの装置がパッケージ化プ
ロセスから出てくるにつれて試験中のセルのしきい電圧
が決まる。この値はまず試験器によりVDDmin−VRM、す
なわちその装置に対して規定された最小電源電圧から通
常読取り余裕を差引いたものと比較される。試験中のセ
ル（cell or cells）が顧客にとって確実に消去されて
いるように見えるためには、VCG minはVDDmin−VRMより
小さくなければならない。そうでない場合は、部品を不
合格とし、試験が終了する。
レスが供給され、第６図の方法を使用してVCGminを求め
る。事実上、これによりそれらの装置がパッケージ化プ
ロセスから出てくるにつれて試験中のセルのしきい電圧
が決まる。この値はまず試験器によりVDDmin−VRM、す
なわちその装置に対して規定された最小電源電圧から通
常読取り余裕を差引いたものと比較される。試験中のセ
ル（cell or cells）が顧客にとって確実に消去されて
いるように見えるためには、VCG minはVDDmin−VRMより
小さくなければならない。そうでない場合は、部品を不
合格とし、試験が終了する。
VCGminがVDDmin−VRMより小さければ、試験器はメモ
リに余裕プログラム・パルスを行わせる。換言すれば、
試験器はデータ・バッファに１をロードし、余裕書込み
入力をメモリの制御論理に対して肯定する。試験器は余
裕書込み制御信号が肯定されている時間の長さのため余
裕プログム・パルスの持続時間にわたり制御を行う。余
裕プログラム・パルスの持続時間はセルのしきい値の上
への動きが最小になるように選定される。50から500マ
イクロ秒までの範囲の持続時間が一般に適切であると考
えられる。
リに余裕プログラム・パルスを行わせる。換言すれば、
試験器はデータ・バッファに１をロードし、余裕書込み
入力をメモリの制御論理に対して肯定する。試験器は余
裕書込み制御信号が肯定されている時間の長さのため余
裕プログム・パルスの持続時間にわたり制御を行う。余
裕プログラム・パルスの持続時間はセルのしきい値の上
への動きが最小になるように選定される。50から500マ
イクロ秒までの範囲の持続時間が一般に適切であると考
えられる。
好ましい実施例では、メモリ装置制御器は試験器から
の余裕プログラム信号に応答してVPPを制御ゲートとア
クセスされている各セルのドレインとに印加する。ある
場合には、余裕プログラミング中電荷を浮動ゲートに輸
送する速さに対して大きな程度の制御が望ましいことが
あり得る。この場合には、ワード線ドライバに、VPPで
はなくVSPを、制御ゲートに印加させることができる。V
SPを変えることにより、試験器は余裕プログラミング・
パルスの期間中しきい値が増大する速さを変えるこがで
きる。
の余裕プログラム信号に応答してVPPを制御ゲートとア
クセスされている各セルのドレインとに印加する。ある
場合には、余裕プログラミング中電荷を浮動ゲートに輸
送する速さに対して大きな程度の制御が望ましいことが
あり得る。この場合には、ワード線ドライバに、VPPで
はなくVSPを、制御ゲートに印加させることができる。V
SPを変えることにより、試験器は余裕プログラミング・
パルスの期間中しきい値が増大する速さを変えるこがで
きる。
各余裕プログラミング・パルスの後、試験器は試験中
の特定のセルに加えられるパルスの全数をある最大数Ｎ
と比較する。Ｎは、Ｎ個の余裕プログラミング・パルス
が加えられても、当初は完全消去されていた良品セルの
しきい値がVDDminより大きい値まで増大しないことを確
信できるように充分小さく選定される。もちろん、Ｎは
各余裕プログラミング・パルスの持続時間と、しきい値
が各パルス期間中に動く割合と、完全に消去された状態
とVDDminとの間で利用可能な全余裕プログラミング領域
とによって変る。10より少ないＮの値が一般に適当であ
ると考えられる。
の特定のセルに加えられるパルスの全数をある最大数Ｎ
と比較する。Ｎは、Ｎ個の余裕プログラミング・パルス
が加えられても、当初は完全消去されていた良品セルの
しきい値がVDDminより大きい値まで増大しないことを確
信できるように充分小さく選定される。もちろん、Ｎは
各余裕プログラミング・パルスの持続時間と、しきい値
が各パルス期間中に動く割合と、完全に消去された状態
とVDDminとの間で利用可能な全余裕プログラミング領域
とによって変る。10より少ないＮの値が一般に適当であ
ると考えられる。
余裕プログラミング・パルスの全数がまだＮに達しな
ければ、試験器はもう一度第６図の方法を行ってVCGmin
の新しい値を求める。事実、これにより試験中のセルに
対する新しいしきい値電圧が決る。次に、VCGminの新し
い値を古い値（余裕プログラミング・パルスを開始する
前に求めた値）と比較してセルのしきい値が上ったか判
定する。この比較はしきい値が試験に合格するためには
ある最小量だけ増加していなければならないというよう
に行うことが可能である。しきい値が増加していなけれ
ば、別の余裕プログラミング・パルスを加えて比較を繰
返す。セルのしきい値が余裕プログラミング・パルスに
よって上っていることが検出されると、新しいしきい値
をもう一度VDDmin−VRMと比較して、セルがまだ顧客に
消去されているように見えることを確認する。しきい電
圧が高過ぎれば、その部品を不合格として、試験が終了
する。そうでない場合は、試験しているセルを良品と定
め、試験は次のアドレスに移動する。全部のアドレスを
試験して、部品が途中で不合格にならなかったと仮定す
れば、部品内の各メモリセルは消去されていてプログラ
ムすることが可能であると言うことができる。そのしき
い値をある少量だけ上げることができたセルはまたその
しきい値を顧客にプログラムさせるに必要なもっと多い
量だけ上げることができると極めて高い確信を以て結論
することができる。この確信は各セルがパッケージにす
る前に完全にプログラムすることができることがわかっ
たという事実により大きくなっている。
ければ、試験器はもう一度第６図の方法を行ってVCGmin
の新しい値を求める。事実、これにより試験中のセルに
対する新しいしきい値電圧が決る。次に、VCGminの新し
い値を古い値（余裕プログラミング・パルスを開始する
前に求めた値）と比較してセルのしきい値が上ったか判
定する。この比較はしきい値が試験に合格するためには
ある最小量だけ増加していなければならないというよう
に行うことが可能である。しきい値が増加していなけれ
ば、別の余裕プログラミング・パルスを加えて比較を繰
返す。セルのしきい値が余裕プログラミング・パルスに
よって上っていることが検出されると、新しいしきい値
をもう一度VDDmin−VRMと比較して、セルがまだ顧客に
消去されているように見えることを確認する。しきい電
圧が高過ぎれば、その部品を不合格として、試験が終了
する。そうでない場合は、試験しているセルを良品と定
め、試験は次のアドレスに移動する。全部のアドレスを
試験して、部品が途中で不合格にならなかったと仮定す
れば、部品内の各メモリセルは消去されていてプログラ
ムすることが可能であると言うことができる。そのしき
い値をある少量だけ上げることができたセルはまたその
しきい値を顧客にプログラムさせるに必要なもっと多い
量だけ上げることができると極めて高い確信を以て結論
することができる。この確信は各セルがパッケージにす
る前に完全にプログラムすることができることがわかっ
たという事実により大きくなっている。
開示した方法に従って試験したOTPメモリ装置を顧客
に引渡すことができ、顧客は、部品が完全に働くと確信
して、この部品をデータの通常の読み書きにのみ使用
し、余裕読取りおよびプログラミング機能にはアクセス
させない。
に引渡すことができ、顧客は、部品が完全に働くと確信
して、この部品をデータの通常の読み書きにのみ使用
し、余裕読取りおよびプログラミング機能にはアクセス
させない。
本発明についてその特定の実施例を参照して図示し、
説明したが、これに対する各種修正や変更は当業者には
明らかであり、本発明の精神及び範囲である。たとえ
ば、本発明の装置は余裕読取りと余裕書込みとを共に制
御する２つの方法を提供している。余裕読取りの場合に
は、制御ゲート電圧及びセンス増幅器の感度が共に制御
可能である。余裕書込みの場合には、本発明の装置によ
り持続時間及び制御ゲート電圧が共に制御可能である。
ある状況においてはこれら制御のいくつかを除くのか適
当であることがわかる。たとえば、センス増幅器の感度
だけが通常読取りと余裕読取りとで異なる場合、制御ゲ
ート電圧を変えずに、適当な性能を得ることが可能であ
る。明らかなとおり、特定の用途に対して本発明の制御
の一つ以上、全部未満を選択することは本発明を変える
ことにはならない。
説明したが、これに対する各種修正や変更は当業者には
明らかであり、本発明の精神及び範囲である。たとえ
ば、本発明の装置は余裕読取りと余裕書込みとを共に制
御する２つの方法を提供している。余裕読取りの場合に
は、制御ゲート電圧及びセンス増幅器の感度が共に制御
可能である。余裕書込みの場合には、本発明の装置によ
り持続時間及び制御ゲート電圧が共に制御可能である。
ある状況においてはこれら制御のいくつかを除くのか適
当であることがわかる。たとえば、センス増幅器の感度
だけが通常読取りと余裕読取りとで異なる場合、制御ゲ
ート電圧を変えずに、適当な性能を得ることが可能であ
る。明らかなとおり、特定の用途に対して本発明の制御
の一つ以上、全部未満を選択することは本発明を変える
ことにはならない。
［発明の効果］ 以上の説明から明らかなとおり、OTPメモリ装置のパ
ーケージ化後試験に対する装置及び方法が提供された。
この方法と装置とはメモリ専用装置及びOTPメモリを備
えたマイクロコンピュタ及び類似のものに同等に適用可
能である。メモリ自身の設計に対する開示した修正以外
には、本発明を実施するに必要な装置は従来の集積回路
試験器だけである。
ーケージ化後試験に対する装置及び方法が提供された。
この方法と装置とはメモリ専用装置及びOTPメモリを備
えたマイクロコンピュタ及び類似のものに同等に適用可
能である。メモリ自身の設計に対する開示した修正以外
には、本発明を実施するに必要な装置は従来の集積回路
試験器だけである。
第１図は、EPROMセルのしきい電圧の範囲を示す説明図
である。 第２図は、本発明の特定の実施例を示すブロック回路図
である。 第３図は、第２図のワード線ドライバ回路を示す電気回
路図である。 第４図は、第２図のプログラミング回路を示す電気回路
図である。 第５図は、第２図のセンス増幅器回路を示す電気回路図
である。 第６図は、第２図から第５図までの装置を動作させる方
法の一部分を示す流れ図である。 第７図は、第２図から第５図までの装置を動作させる方
法を示す流れ図である。 12……浮動ゲート・トランジスタ、 18……ビット線、19……ワード線、 20……ワード線ドライバ、 23……ワード線復号器、24……制御論理、 27……列復号器、28……データ線、 30……プログラミング回路、 31……データ・バッファ、 32……センス増幅器。
である。 第２図は、本発明の特定の実施例を示すブロック回路図
である。 第３図は、第２図のワード線ドライバ回路を示す電気回
路図である。 第４図は、第２図のプログラミング回路を示す電気回路
図である。 第５図は、第２図のセンス増幅器回路を示す電気回路図
である。 第６図は、第２図から第５図までの装置を動作させる方
法の一部分を示す流れ図である。 第７図は、第２図から第５図までの装置を動作させる方
法を示す流れ図である。 12……浮動ゲート・トランジスタ、 18……ビット線、19……ワード線、 20……ワード線ドライバ、 23……ワード線復号器、24……制御論理、 27……列復号器、28……データ線、 30……プログラミング回路、 31……データ・バッファ、 32……センス増幅器。
フロントページの続き (72)発明者 ポウル・イー・グリム アメリカ合衆国テキサス州 78620、ド リッピング・スプリングス、スプリング レイク 138 (72)発明者 ロバート・ダブリュ・スパークス アメリカ合衆国テキサス州 78750、オ ースチン、クオーターホース・トレイル 11517 (56)参考文献 特開 昭61−182700（ＪＰ，Ａ) 特開 昭56−130891（ＪＰ，Ａ) 特開 昭64−62900（ＪＰ，Ａ) 特開 昭59−198597（ＪＰ，Ａ) 特開 昭60−247899（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00
Claims (3)
- 【請求項１】既知の範囲内で変化し得るしきい電圧を有
するセルと、該セルの前記しきい電圧をメモリ装置の最
大定格供給電圧より高い値まで増大させるプログラミン
グ手段と、前記セルの前記しきい電圧が実際の供給電圧
より低いか否かを判定する読取り手段を有し、さらに前
記セルの前記しきい電圧は前記メモリ装置をパッケージ
した後は下げることができず、かつ 前記読取り手段は前記セルのしきい電圧が前記実際の供
給電圧の許容範囲内にある値より低いか否かを判定し、
かつもし前記セルのしきい電圧が前記実際の供給電圧の
許容範囲内にある前記値より低くなければ前記セルが欠
陥を有するものと判定するよう動作することができ、 前記プログラミング手段は前記セルの実際のプログラミ
ングを避ける小さな期間の間前記セルに対する書込み信
号を肯定することにより前記既知の範囲に比較して小さ
い一連の１つまたはそれ以上の反復的な増加量で前記セ
ルのしきい電圧を増大させるよう動作することができ、 前記読取り手段は前記しきい電圧が増大しているが依然
として前記実際の供給電圧の許容範囲内にある値より低
いかを判定するために使用される、 ことを特徴とするワンタイムプログラム可能メモリ装
置。 - 【請求項２】前記プログラミング手段はさらに、前記セ
ルに対する書込み信号を初めに第１の所定の時間量の間
肯定しかつ前記セルへの書込み信号を２回目に第２の所
定量の時間の間肯定する手段を具備し、前記第１の所定
量の時間は前記第２の所定量の時間と異なっていること
を特徴とする請求項１に記載のワンタイムプログラム可
能メモリ装置。 - 【請求項３】前記読取り手段は更に、 前記実際の供給電圧と実質上等しい電圧を前記セルの制
御ゲートに印加する手段と、 前記実際の供給電圧と実質上異なる電圧を前記 セルの制御ゲートに印加する手段と、 前記セルを流れる電流を検知し、該電流から前記制御ゲ
ートに印加された電圧が前記しきい電圧より高いか否か
を指示するセンス増幅器手段であって、前記実際の供給
電圧に実質上等しい前記電圧が前記制御ゲートに印加さ
れるとき使用する第１の動作モードと、前記実際の供給
電圧と実質上異なる前記電圧が前記制御ゲートに印加さ
れるとき使用する第２の動作モードとを有するものと、 を備えている請求項１に記載のワンタイムプログラム可
能メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/119,528 US4809231A (en) | 1987-11-12 | 1987-11-12 | Method and apparatus for post-packaging testing of one-time programmable memories |
| US119528 | 1987-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01151099A JPH01151099A (ja) | 1989-06-13 |
| JP2858250B2 true JP2858250B2 (ja) | 1999-02-17 |
Family
ID=22384897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27635488A Expired - Lifetime JP2858250B2 (ja) | 1987-11-12 | 1988-11-02 | ワンタイムプログラム可能メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4809231A (ja) |
| EP (1) | EP0315819B1 (ja) |
| JP (1) | JP2858250B2 (ja) |
| KR (1) | KR960006423B1 (ja) |
| DE (1) | DE3850743T2 (ja) |
| HK (1) | HK1000389A1 (ja) |
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- 1987-11-12 US US07/119,528 patent/US4809231A/en not_active Expired - Lifetime
-
1988
- 1988-10-24 EP EP88117675A patent/EP0315819B1/en not_active Expired - Lifetime
- 1988-10-24 DE DE3850743T patent/DE3850743T2/de not_active Expired - Fee Related
- 1988-11-02 JP JP27635488A patent/JP2858250B2/ja not_active Expired - Lifetime
- 1988-11-11 KR KR1019880014807A patent/KR960006423B1/ko not_active IP Right Cessation
-
1997
- 1997-10-21 HK HK97101989A patent/HK1000389A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK1000389A1 (en) | 1998-03-13 |
| KR960006423B1 (ko) | 1996-05-15 |
| US4809231A (en) | 1989-02-28 |
| JPH01151099A (ja) | 1989-06-13 |
| DE3850743D1 (de) | 1994-08-25 |
| EP0315819B1 (en) | 1994-07-20 |
| EP0315819A2 (en) | 1989-05-17 |
| DE3850743T2 (de) | 1995-02-02 |
| EP0315819A3 (en) | 1990-12-27 |
| KR890008700A (ko) | 1989-07-12 |
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