KR900006143B1 - 프로그램 가능한 장치의 불량 메모리 셀을 검출하는 시험방법 - Google Patents

Abstract

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Description

프로그램 가능한 장치의 불량 메모리 셀을 검출하는 시험방법

제1도는 프로그램 가능한 셀 형태의 일례로서 접합단축형의 메모리 셀 설명도.

제2도는 본 발명이 실시되는 독출회로와 PROM의 관련셀 도.

제3도는 쓰여진 셀의 로우(low)레벨로부터 전환될 때 쓰여지지 않은 메모리 셀의 과도 전압 특성도.

제4도는 PROM의 블록선도.

제5도는 프로그램 가능한 회로의 회로선도.

제6도는 본 발명에 따라 어드레스 스위칭을 사용한 시험방법을 설명하기 위한 타이밍 챠트.

제7도는 본 발명에 따라 인에이블 스위칭을 사용한 시험 방법을 설명하기 위한 타이밍 챠트.

본 발명은 프로그램 가능한 반도체 장치의 불량 메모리 셀을 검출하는 방법에 관한 것이다. 특히 본 발명의 프로그램이 되지않은 셀의 감퇴된 절연저항에 의하여 야기되는 지연된 액세스 시간을 검출하는 방법에 관한 것이다.

반도체 기술로 제조되는 대다수의 프로그램 가능한 읽기 전용 메모리(이후 PROM이라 함)가 전자 산업에서 폭넓게 사용되어 왔고 이들은 퓨즈 블로운(fuse-blown)형, 접합 단락형(junction-shortening type), 절연체 단락형(insalator-shortening type)과 같이 메모리 셀의 형태에 따라 분류될 수 있다. 퓨즈 블로운형 PROM은 퓨즈가 끊어지도록 거기에 고전류를 인가함으로써 메모리 셀에 써넣기 동작이 시행되어지는 것이다. 일명 다이오드 형인 접합 단락형 PROM은 리버스(reverse)p-n 접합 다이오드를 단락시키기 위하여 거기에 고전류를 인가함으로써 메모리 셀의 쓰기 동작이 시행되어지는 것이다. 일명 콘덴서형이라 하는 절연체 단락형 PROM은 상기 언급한 p-n 접합 다이오드 대신에 이산화실리콘으로된 절연체를 단락하기 위하여 자체의 항복 전압보다 더 큰 전압을 인가함으로써 메모리 셀의 쓰기 동작이 시행되어지는 것이다.

본 발명의 설명을 뒷받침하는 대표적인 종래의 예로서 p-n 접합형 PROM을 이제부터 상세히 설명하겠다. 접합 단락형 현재의 PROM에 대한 일반적인 개념은 1984년 4월에 발간된 IEEE JOURNAL OF SOLID-STATE CIRCUITS, SC-19권, No. 2의 "40ns 60K 비트 접합 단락형 PROM"의 논문에서 발명자 등에 의하여 또한 설명되어진다.

접합 단락형 메모리 셀을 제1도에 도시하였다. 제1a도는 메모리 셀의 수직단면도를 도식적으로 설명한다. 제1b도는 셀 M₀의 등가회로도이다. 기능적으로 직렬로 연결된 프로그램 가능한 소자로서의 다이오드 D와 역전류 방지용 소자 Q는 메모리 셀 M₀를 구성한다. 다이오드 D는 비트선으로부터 흐르는 전류를 차단하는 방향으로 연결된다. 역전류 방지용 소자 Q는 다이오드 D를 통하여 비트선으로부터 흐르는 전류를 허용하는 방향으로 연결된 p-n-p 트랜지스터이다. 이 방지용 소자 Q는 다이오드 일수도 있지만 방지용 소자가 본 발명에 직접적으로 관련이 없기 때문에 트랜지스터를 사용한 경우에 대해서만 설명을 하겠다. 제1a도에서 보인 바와같이 다이오드 D는 통상적은 n-p-n 트랜지스터 기술로 제조된 n⁺및 p⁺확산층으로 구성된다. p-n-p 트랜지스터 Q는 p-n 접합 다이오드의 공통인 p⁺확산층과 n⁺형 에피택셜층, p^-기판으로 구성되어진다. 알루미늄 전극(제5도에 도시되지 않음)이 다이오드 D의 캐소우드인 n⁺층상에 비트산 B₀로써 제공된다. 트랜지스터 Q의 공통 베이스는 워드선 W₀로서 작용한다.

메모리 셀 M₀는 비트선 B₀에 하이 레벨(이후 H로 표시)을, 그리고 워드선 W₀에 로우레벨(이후 L로 표시)을 인가함으로써 어드레스, 즉 선택이 된다. 프로그래밍 즉 어드레스된 셀에 써넣기 동작을 위하여 125mA와 11마이크로 세컨드의 전류 펄스가 비트선을 통하여 어드레스된 셀에 인가된다. 이 고전류는 역으로 결합된 다이오드를 파괴시킬 뿐만 아니라 접합부의 온도를 상승시켜 그것의 단락을 야기한다. 셀로부터 읽어내기의 동작에 있어서는 셀이 어드레스될 때, 그리고 만일 다이오드 D가 미리 단락되었다면, 즉 프로그램(이후 "쓰여진"이라함)되었다면 전류 B에서 D와 Q를 통하여 접지로 흐른다. 만일 다이오드 D가 비도전 상태라면, 즉 프로그램되지 않았다면(이후 "쓰여지지 않음"이라함)상기 언급한 전류는 흐르지 아니한다. 따라서 셀에 "1' 또는 "0"으로 기억된 데이터는 이 전류흐름의 존재여부를 감지함으로써 읽어낼 수 있다.

제1c도에서 어드레스되어 쓰여지지 않은 메모리 셀의 B₀와 W₀사이에서 전압-전류 특성을 나타내고 있다. 이 특성은 트랜지스터 Q가 도전상태이기 때문에 그 누출에 의한 리버스 다이오드 D의 하강에 의하여 크게 영향을 받는다. 메모리 셀의 이상적인 특성은 곡선(a)로 나타내었고 여기에서 인가전압이 정상적인 항복전압인 6 내지 7V 이하인 한 전류는 거의 없고 인가전압이 항복전압을 초과하면 급격히 증가한다. 이 항복은 리버스 다이오드 D의 제너 항복에 의하여 야기된다. 곡선(b)와 (c)는 이른바 소프트(soft)항복 현상을 각각 갖는 감퇴된 메모리 셀의 특성을 나타낸다. 누설은 표면에서의 격자 결함이나 비정상적인 확산에 의하여 일반적으로 야기된다. 이 전류 누설량이 과대해지거나 항복 전압이 낮아지면 이 누설 셀과 쓰여진 셀을 구별하기가 어려워 진다. 그리고 최악의 경우에 이것은 읽어내기 동작의 에러를 야기한다. 그러므로 리버스 다이오드의 특정전압 이하의 누설은 PROM의 생산 공정에서 시험되고 제거되어져야 한다.

쓰여지지 않은 다이오드의 이러한 누설에 의하여 야기되는 또 하나의 문제점은 액세스 시간, 읽어내기 위한 지연 시간과 관계가 있다. 쓰여지지 않은 누설 셀은 정상적인 셀보다 더 긴 액세스 시간을 갖는다. 이러한 지연, 더 긴 액세스 시간의 구조는 다음과 같다. 비트선이 어드레스 되기 전에 비트선 B₀의 전압 레벨은 L이다. 비트선이 어드레스 되는 순간에 비트선은 H 레벨로 상승하기 시작하고, 고정 저항 R₁을 통하여 전압 Vcc의 전원으로부터 전류를 받아들인다. (제2도), 그러나 각 비트선은 셀과 병렬로 표유 용량 C₀를 갖도록 되어 있다. 그리고 충전 저항 R₁과 표유 용량 C₀의 시간 상수 때문에 비트선에서의 전압 상승은 제3도에서 곡선 C₁으로 나타낸 바와같이 점진적이다. 다음에 만일 셀이 누설을 갖는다면 캐패시터로의 충전전류는 누설된 량만큼 감소되고 캐패시터의 충전량도 또한 이 누설을 통하여 손실된다. 따라서 안정 상태에서의 전압은 정상적인 셀의 그것보다 더 낮아지고, 뿐만 아니라 전압 상승의 속도는 곡선 C₂로 보인 바와 같이 정상적인 셀의 곡선 C₁보다 더 완만하다. 메모리 셀의 액세스 동작은 비트선이 드레쉬홀드 레벨에 도달할 때, 완료되고 출력버퍼의 출력 레벨은 변화된다. 따라서 누설 셀은 정상적인 셀 보다 액세스 동작의 완료가 더 지연된 것으로 나타난다.

PROM 의 집적밀도가 그다지 크지않고 액세스 시간이 오늘날처럼 매우 긴요하게 요구되지 않았을 때에는 상기 언급한 바와같이 적은 누설로 야기된 액세스 지연이 크게 중요하지 않았다. 그러나 PROM이 메모리 캐패시터에서 더 커질 때, 셀의 특성 변화는 커지고 곡선(b)와 같이 적은 누설량을 갖는 셀의 생산 가능성은 또한 증가한다. 그러므로 적은 누설로 야기된 불량 셀을 효과적으로 검출하는 방법이 필연적으로 설정되어져야 한다.

일반적으로 누설 셀을 구별하기 위하여 DC(직류)테스트가 사용될 수 있고, 여기에서 제1c도에서 TL로 보인 제한 전류레벨이 상술된다. 그러나 TL의 값은 가능한 TL의 최소값이 사용된 주변회로에 의하여 제한되기 때문에 요구되는 만큼 감소되지 않는다.

검출할 수 있는 최소의 누설 전류가 왜 제한되지의 이유는 다음과 같다. 전형적인 PROM의 구성은 제4도에 블록선도로서 나타내었다. 출력단자 O₀가 세가지 방법, 즉 읽어내기, 써넣기 및 시험하기 위한 방법으로 사용된다. 셀의 시험은 외부 테스터로부터 전류를 주입하기 위하여 출력단자 O₀에 전압을 인가함으로써 그리고 그 속으로 유입되는 전류를 감지함으로써 시행된다. 출력단자는 독출된 비트선의 수만큼 제공되고 셀 시험의 원리를 설명하는 데에 하나의 단자이면 충분하므로 단자 하나의 단자 O₀만을 참조한다.

제4도에서 보인 PROG는 셀에 써넣기 위한 회로인 프로그래밍 회로를 나타낸다. 프로그래밍 회로 PROG의 하나의 메모리 셀에 관한 회로선도가 제5도에 도식적으로 상세히 설명되어 있다. 더우기 제4도에서 XADD는 X-어드레스 버퍼, D/D는 모두가 제5도에서 워드 드라이버 WD가 등가인 디코우디/드라이버를 표시한다. YADD는 Y-어드레스 버퍼를 표시하고 이는 읽어내기 동작인 경우에 읽어내어 지도록 셀의 비트선을 선택하기 위하여 멀티플렉서 MPX를 써넣기 동작인 경우에는 써넣어지도록 셀의 비트선을 선택하기 위하여 프로그래밍 회로 PROG를 제어한다. CE는 칩 인에이블 상태에서 출력버퍼 OUT를 인에이블, 즉, 활성화하기 위한 회로를 표시한다. TW와 TB는 각각 시험 워드선과 시험 비트선을 나타내고 이들 각각에 의하여 시험 셀들이 어드레스 되도록 기능적으로 접속된다. 이들 시험 셀은 시험 목적으로 통상의 메모리 셀에 추가하여 제공된 쓰여진 셀들이다.

셀을 시험하기 위하여 사용된 프로그래밍 회로 PROG의 기능을 이제부터 설명한다. 제5도에서 보인 바와같이 회로 PROG는 서로 다알링톤(Darlington)결합으로 되어 있는 트랜지스터 Q₁, Q₂와 이 트랜지스터들의 콜렉터를 전원 Vcc로 풀 업(pull up)하는 저항 R과 다이오드 D₁그리고 정전류 전원 CS로 구성된다. (만일 콜렉터가 풀 업이 없이 플로우팅 된다면 콜렉터의 기생용량이 회로의 오기능을 야기할 수 있다)출력단자는 다이오드 D₂를 통하여 다알링톤 회로의 콜렉터에 기능적으로 연결되어 전류가 외부로 흐르는 것을 방지한다. 이 회로에서, 워드선 W₀가 워드 디코오더 WD에 의하여 어드레스되고 비트선 B₀가 Y-어드레스 버퍼 YADD에서 신호의 결합으로 제어되는 NAND₁에 의하여 어드레스될 때, 트랜지스터는 전류원 CS로부터 공급되는 전류 I₁(0.3mA)에 의하여 도전상태로 되고, 따라서 저항 R과 다이오드 D₁을 통하여 전원 Vcc로부터의 전류 I₂는 전류 I₁과 함께 비트선 B₀로 흐른다. 저항 R은 예를 들면 약 1KΩ이고 따라서 전류 I₂는 약 120mA이다.

이 상태에서, 만일 어드레스된 셀 M₀가 도전상태이면, 즉 미리 쓰여졌거나 불완전하게 큰 누설량을 갖는다면 전류 I₁+I₂가 비트선 B₀로 흐른다. 만일 어드레스된 셀 M₀가 쓰여지지 않았다면 이 전류는 거기에 흐르지 아니한다. 전에 언급한 바와같이 셀의 시험을 외부 테스터로부터 이 단자로 전류가 주입되는 동안 단자 O₀에 흐르는 전류를 감지함으로써 시행된다. 그러나 만일 시험하의 셀의 누설전류가 I₁+I₂만큼 낮다면 전류 I₁+I₂가 다른 전원으로부터 이미 공급되었기 때문에 어떠한 전류도 단자 O₀에 흐를 수가 없다.

따라서 단자 O₀에서 외부 테스터는 I₁+I₂이상의 전류만을 검출 할 수 있다. 이것을 셀의 누설전류의 검출가능한 최소 레벨은 TL=I₁+I₂임을 의미한다. 그러므로 만일 그 누설전류가 I₁+I₂이하이면 상기 언급한 DC 방법은 액세스 시간이 무시될 수 없을 정도로 긴 불량 셀을 검출할 수가 없다.

검출 가능한 최소 레벨의 양은 시험방법에 따른다. 공통의 누설 셀을 시험하기 위한 본 발명의 시험회로는 필드 프로그래밍에 대한 메모리 IC 칩에 설치되는 프로그래밍 회로 PROG를 사용한다. 그러므로 검출가능한 최소 레벨 TL=I₁+I₂는 시험방법에서 특수하다.

셀이 쓰여질 때(단락될 때), 제5도의 단자 O₀는 절연파괴를 위해 20V, 120mA로 높게 인가한다. 종래 기술의 방법에서, 단자 O₀는 또한 셀 누설전류를 체킹하기 위해 사용되었다. 허용 누설량은 다음과 같은 이유로 인해 검출가능한 최소 레벨 TL=I₁+I₂와 같게 설정(또는 같도록)된다. 전류 I₁은 전류로 CS로부터 공급되고, 전류 I₂는 높은 저항(예를들면, 1KΩ)을 거쳐 전원 Vcc로부터 공급되므로 정전류로 고려될 수 있다. 비트선이 선택될 때 전류 I₁+I₂는 비트선으로 흐를 준비가 되어있고, 이미 단락된 셀 또는 누설 셀 중의 선택된 하나로 흐른다. 만약 선택된 비트선에 연결된 선택 셀이 쓰여지지 않거나 누설되지 않는다면, 전류 I₁+I₂는 비트선으로 흐르지 않는다.

반면에 전류 I₁+I₂가 인가되면, 시험 전압 V_T(명세서에 도시하지 않음)는 누설을 체크하기 위하여 단자 O₀에 인가된다. V_T는 Vcc-(R과 D₁을 거친 전압 강하)+(D₂를 거친 전압강하)(제5도)로 선택된다. 만약 누설 셀이 I₁+I₂보다 더 큰 전류를 허용한다면, 전류는 시험전압 V_T로부터 단자 O_o을 거쳐 비트선으로 흐른다. 만약 누설셀이 I₁+I₂보다 더 적은 전류를 허용한다면, 전류는 시험전압 V_T로부터 단자 O_o을 거쳐 비트선으로 흐르지 않는다. 따라서 단자 O₀에 의한 검출가능한 최소 레벨은 I₁+I₂이다.

본 발명의 목적은 DC 방법으로 효과적으로 검출될 수 없는 누설전류에 의하여 야기되는 액세스 지연을 갖는 쓰여지지 않은 불량 PROM 셀을 검출하고 제거하는 방법을 제공하는 것이다.

본 발명을 실시하기 위하여 시험중이 PROM의 몇 가지 특정 메모리 셀이 미리 쓰여져 있다.

독출회로가 인되는 동안에 쓰여진 셀을 어드레스 하기 위한 입력신호가 쓰여지지 않은 셀을 어드레스 하도록 전환되고 그 다음에 어드레스된 쓰여지지 않은 셀의 비트선에서 발생되는 전압의 지연이 인가된 어드레싱 펄스와 비교하여 검출된다. 반대로 독출회로가 디스에이블 되는 동안에 쓰여진 셀을 어드레스하는 입력신호는 쓰여지지 않은 셀을 어드레스 하도록 전환되고, 계속하여 독출회로가 인에이블되며 그 다음에 어드레스된 쓰여지지 않은 셀의 비트선에서 발생하는 전압의 지연은 인에이블 신호의 응용에 비교하여 검출된다.

불량 셀은 상기 언급한 지연, 즉 액세스 지연의 정도에 따라 식별된다.

상기 언급한 본 발명의 특징과 장점들은 다른 목적 및 장점들과 함께 이후 더 상세한 설명에서 명확해진다.

제2도에는 본 발명을 실시하는 방법에 대한 독출회로와 관련회로를 나타내고 있다. Q5, Q6는 출력단의 트랜지스터이고, Q7은 드라이버 트랜지스터이며, Q8, Q9는 입력단의 트랜지스터를 나타낸다. 이들 다섯개의 트랜지스터는 인버터로도 또한 작용하는 출력버퍼 OUT를 구성한다. 멀리플렉서 MPX는 NAND 게이트 NAND₀, 쇼트기 장벽 다이오드 D₁, 저항 R₁과 트랜지스터 Q₈로 구성된다. 멀티플렉서와 출력버퍼는 독출회로 READOUT를 구성한다. PROM에는 많은 워드선과 비트선이 있지만, 워드선 W₀, W₁, W_t, 비트선 B₀와 그들의 관련된 셀은 그외의 워드선, 비트선과 그들의 관련된 셀들을 대표하며 본 발명의 실시예를 설명하는데 족하다. PROM 칩이 선택될 때, 즉 독출회로가 인에이블될 때, 칩 인에이블 신호

는 L레벨로 되고 따라서 인버터 INV의 출력은 H레벨로 되어 p-n-p 트랜지스터 Q₉을 턴 오프시킨다. 이 조건에 부가하여, 만일 NAND 게이트 NAND₀가 비트선 B₀를 선택하도록 H 레벨을 전송하면 출력버퍼 OUT, 즉 인버터의 출력신호 O₀는 비트선 B₀의 신호 H에 따라 L로 떨어진다. 다시 말하면 만일 어드레스된 셀이 비도전 상태이면 비트선 B₀상의 전압 V_a와 항상 같은 논리레벨인 전압 V_b는 H이고 트랜지스터 Q₈, Q₇과 Q₆는 도전 상태이고 트랜지스터 Q₅는 비도전 상태이므로 출력단자 O_o상에 L을 전송하게 된다. 그리고 만일 어드레스된 셀이 도전 상태이면 V_b는 L이고 트랜지스터 Q₈, Q₇과 Q₆은 비도전 상태, 트랜지스터 Q₅는 도전 상태이므로 O_o상에 H를 전송하게 된다.

PROM의 제조시에 필드(field)에서 PROM의 사용자에 의하여 프로그램 가능한 메모리 셀은 비도전 상태로 되고 프로그램 가능한 쓰여지지 않은 셀을 시험하기 위하여 사용된 시험 셀들은 미리 예정된 설계도에 따라 도전 상태로 된다. 이들 시험 셀들은 원래 PROM의 칩에 내장된 주변회로를 시험하기 위한 것인 프로그램 가능한 필드 셀에 추가로 제공되어 왔었다. 쓰여진 시험 셀을 사용함으로써 PROM의 주변회로를 시험하는 세부사항 1979. 11. 19일 출원된 미국 특허번호 4320507의 "FIELD PROGRAMMABLE DEVICE HAVING TEST PROVISIONS FOR FAULT DETECTION"과 1980.12.8일에 출원된 미국 특허번호 4429388"FILED PROGRAMMABLE DEVICE WITH INTERNAL DYNAMIC TEST CIRCUIT"에 발명자 등에 의하여 상술되어 있다. M_t는 쓰여진, 즉 도전상태의 시험 셀을 가르킨다. W_t는 시험 셀의 스토퍼 트랜지스터의 베이스를 기능적으로 연결하는 워드선을 나타낸다. 쓰여진 시험 셀의 설계도의 간단한 예와 같이 하나의 워드선 W_t에 연결된 모든 셀은 쓰여질 것이다.

쓰여진 메모리 셀 M_t가 어드레스될 때, 비트선 B₀의 전압, V_a는 L레벨(그 값은 V_t로 표시함), 즉 쓰여진 셀의 도전성 트랜지스터를 통한 전압 강하인 약 1.2V 로된다. 값 1.2V는 디코우더/드라이버 D/D로부터 전송된 어드레싱 레벨 약 0.5V와 스토퍼 트랜지스터의 베이스-에미터를 통한 전압 강하 V_BB인 약 0.7V의 합이다. 전압 V_a는 저항 R₁과 다이오드 D₁를 통하여 전원 Vcc로부터 흐르는 전류에 의하여 발생된다. 이때, 전압 V_b는 V_a의 값보다 0.4V(다이오드 D₁의 순방향 전압강하 V_t)가 더 높은 1.6V이다. 그러나 이 V_b값 1.6V는 트랜지스터 Q₈, Q₇과 Q₆는를 도전상태로 하기에 충분히 높지 아니하다. 왜냐하면 트랜지스터 Q₈를 트리거(trigger)하는 드레쉬홀드 전압은 이들 세 개의 트랜지스터 각각을 도전시키지 시작하는 각각의 베이스-에미터 전압의 합인 약 2.1V이기 때문이다. 이 상태에서 출력 O_o는 H이다. 쓰여지지 않은 셀 M_o가 어드레스될 때, 비트선 B₀에는 아무런 전류도 흐르지 아니하고, 따라서 저항 R₁을 통하여 흐르는 전류는 감소된다.

다음에 감소된 전류는 저항 R₁을 통한 전압강하의 감소를 야기하고, 따라서 전압 V_b는 저항 R₁으로부터 전류를 받아들이는 이들 세개의 베이스-에미터 전압 강하의 합인 약 2.1V 만큼 높게 상승하고 이 전압에서 클램프된다. 그리하여 전압 V_a는 H 레벨(그값은 V_H로 표시함)로써 V_b보다 0.4V(=V_f)더 적은 1.7V이고 트랜지스터 Q₈, Q₇과 Q₆는 도전상태로 되어 출력단자 O_o에서 L을 발생한다. 시간에 대한 비트선 B_o의 전압 V_a의 변화, 즉 시간에 대한 과전압은 제3도에 설명되어 있다. 만일 쓰여진 시험 셀 M_t가 어드레스 되었다면 비트선 B₀의 전압 V_a는 V_L이다.

그 다음 이상태에서 어드레스된 셀이 쓰여지지 않은 프로그램 가능한 셀 M₀로 전환되면 V_a는 V_H로 상승하기 시작한다. 만일 어드레스된 셀이 누설이 거의 없는 정상적인 셀이라면 V_a의 상승은 곡선 C₁으로 보인 바와같이 빠르다. 그러나 만일 셀이 누설을 갖는 불량품이라면 곡선 C₂로 보인 바와같이 상승은 완만, 즉 지연되고, 이는 긴 액세스 시간이 걸린다는 것을 의미한다.(누설이 매우 커지면 전압은 상승하지 않으므로 쓰여진 셀과 식별이 되지 아니한다) 그러므로 그 누설에 의하여 야기되는 긴 액세스 시간을 갖는 불량 셀은 예정된 드레쉬홀드 레벨, 예를들면 제3도에서 V₀와 비교하여 V_a의 전압레벨을 체크함으로써 식별될 수 있고, 예정된 시간 T_s, 예를들면 셀-어드레싱을 전환하는 신호를 인가한 후 50ns에서 측정된다. 제3도에서 T_s에서 V₀위를 지나가는 곡선 C₁는 "정상"을 의미하고 동일 순간에 V₀아래를 지나가는 곡선 C₂는 "불량"을 의미한다. 지연을 체크하는 실질적인 방법을 타이밍 챠트를 사용하여 좀 더 상세히 설명한다.

제6도에 의하면 이들 시험 방법의 기능이 좀 더 상세히 설명된다. 제6a도는 본 발명에 따라 쓰여진 셀로부터 쓰여지지 않은 셀로의 어드레스 스위칭의 타이밍 챠트를 설명한다. 제6b도는 본 발명에 따르지 않고서 쓰여지지 않는 셀로부터 다른 쓰여지지 않은 셀로의 어드레스 스위칭 타이밍 챠트를 설명한다. 제6a도에 있어서, 쓰여진 시험셀을 액세스하는 워드선 또는 비트선을 어드레싱하는 동안에 신호 VIM의 사용은 쓰여지지 않은 필드 프로그램 가능한 셀 모두를 억제한다. 신호 VIM은 세개의 레벨, 즉 L, H와 HH를 갖는다. HH는 예를들면 10V이다. 신호 VIM의 기능은 본 발명에서 설명할 만큼 중요하지 않으므로 여기에서 더 이상 상세히 논하지 않지만 1984.7.17일자 등록된 일본 특허번호 1217316"시험 비트 선택용 논리회로"(심사된 특허공고 번호 TOKU-58-053440, 1983년 11월29일)에서 발명자 등에 의하여 상술되어져 있다. 쓰여진 시험셀은 쇄선으로 나타낸 순간(t=0), (이후 처음 순간이라함)까지 어드레스 되어 있고 그 순간에 어드레싱은 쓰여지지 않은 셀을 액세스 하도록 전환된다. 쓰여진 셀이 어드레스될 때, 그 비트선 B₀상의 신호 V_a는 V_t이고 신호 V_b는 V_L+V_F, 출력신호 O_o는 H이다. 쓰여지지 않은 셀이 어드레스 된 후의 정상 상태에서 비트선 상의 신호 V_a는 V_H이고 신호 V_b는 V_H+V_F, 출력신호 O_o는 L이다. 따라서 두 번째 순간으로 표시되는 순간에 출력신호 L로 떨어지는 것이 외부테스터에 의하여 검출되고 측정된다.

어드레스 펄스가 쓰여진 셀에 인가되는 첫번째 순간에 대하여 이 두번째 순간의 지연은 액세스 시간, 또는 t_PHL이라 부른다. 제6a도에서 액세스 시간은 정상적인 셀의 실선이 V_t에 도달하는 순간, 즉 시간 t_AA로 정의된다. 누설셀의 액세스 시간은 점선이 V_t에 도달하는 순간, 즉 시간 t_AA'로 정의된다. 따라서 액세스 시간은 외부 테스터로 쉽게 검출되고 측정되며 그리하여 액세스 시간은 불량 셀을 식별하도록 시험 기한내에 명시될 수 있다.

상기 언급한 방법의 대안으로서 액세스 시간의 지연을 명시할 또 하나의 방법이 있다. 이 방법은 트랜지스터 Q₈이 상기 언급한 바와같이 "비도전 상태"에서 "도전 상태"로 되는 드레쉬홀드 전위 V_t(=2.1V)와 비교하여 지정된 순간 T_S에 신호 V_b의 논리 레벨 H 또는 L을 지정한다. 이 신호 V_b의 논리 레벨 L 또는 H는 출력단자 O_o의 논리 레벨 H 또는 L에 대하여 전송되고, 따라서 외부 테스터에 의하여 또한 검출될 수 있다. 즉, 버퍼 OUT는 또한 비교기로써 작용한다. 그러므로 제6도에서 예정된 시간 T_s에서 출력단자 O_o의 논리레벨은 불량 셀을 식별하기 위한 시험 기한으로서 명시될 수 있다. T_s의 더 적은 값은 셀의 더 적은 지연 시간을 체크할 수 있다.

반면에 사용자가 프로그램하는 모든 셀은 물론 사용자가 셀에 써넣을 때까지 쓰여지지 않은 상태이다. 그러므로 쓰여진 셀을 사용함이 없이 어드레스 스위칭이 쓰여지지 않은 셀 M₀로부터 다른 쓰여지지 않은 셀 M₁을 행하여지면 비트선 B₀의 전압 V_a는 본 발명의 것과 근본적으로 같거나 훨씬 적게 변한다. 즉 셀이 전혀 누설하지 않으면 전압은 V_H와 같게 유지되고 만일 새로이 어드레스된 셀이 누설되면 누설량의 값에 의하여 결정되는 전압 강하는 제6b도에서 점선으로 보인 바와같이 나타난다. 그러나 V_b에서 영향을 받은 전압 강하는 출력회로 OUT를 트리거할 만큼 충분히 크지 않다. 따라서 불량 셀의 식별은 어렵다. 그러나 불량 셀을 식별하는데 있어서의 이러한 어려움과는 달리 쓰여진 셀을 사용하는 본 발명의 방법에 따르면 상기 언급한 바와같이 전압 V_a와 V_b의 뚜렷한 변화를 발생할 수 있다. 그러므로 쓰여진 셀과 쓰여지지 않은 셀의 어드레싱이 전환될 때 불량 셀을 확실하게 식별할 수 있다.

어드레스 스위칭하는 또 하나의 방법이 있다. 즉, 먼저 멀티플렉서 MPX와 출력버퍼 OUT로 구성되는 독출회로 REACOUT가 디스에이블되고, 두번째로 어드레싱이 쓰여진 셀에서 시험될 쓰여지지 않은 셀로 전환되고, 세번째로 독출회로가 인에이블되고, 네번째로 어드레스 스위칭 펄스를 인가한 순간부터 출력신호의 지연이 측정된다. 이해를 돕기 위하여 이 두번째 방법과 첫번째 방법을 비교하여 아래에 도표로 나타내었다.

제2도에 따라, 칩 인에이블 신호의 기능을 먼저 설명한다. 칩 인에이블 신호

가 H일때, 즉 칩이 디스에이블될 때, 인버터 INV의 출력은 L이고 따라서 트랜지스터 Q₉은 도전상태 Q₅는 비도전상태, 트랜지스터 Q₈의 에미터는 다이오드 D₁를 통하여 인버터 INV의 L 레벨로 클램프되고, 따라서 트랜지스터 Q₇과Q₆는 비도전 상태이므로 출력단자 O₀의 상태는 하이-Z(하이 임피던스)이다. 다시 말하면 출력단자 O₀에 기능적으로 연결되어 있는 트랜지스터 Q₅, Q₆은 둘다 비도전 상태이고 출력단자를 플로우팅(floating)으로 유지한다(출력 레벨은 이 단자 O₀에 기능적으로 연결된 외부 회로에 의해서만 결정된다).

이러한 회로 형태를 3상(tri-state)구조라 부르고, H, L 및 하이-Z를 전송한다. 하이-Z 상태에서 전압 V_b는 0.5V(INV 출력의 L 레벨), 0.4V(다이오드 D₁의 순방향 전압 강하 V_F)와 0.7V(트랜지스터 Q'의 V_BE)의 합인 1.6V이다. 더우기 이 상태에서 만일 쓰여진 셀 M_t가 어드레스되면 그 비트선 전압은 같은 값 1.6V(V_b)보다 0.4V(V_F) 가 더 적은 1.2V이다. 독출회로가 디스에이블되는 동안에 만일 쓰여지지 않은 정상적인 셀이 어드레스되면 그 비트선 B₀는 전압 V_b가 트랜지스터 Q₈의 V_BE와 D_j를 통하여 INV 출력의 L에 의하여 1.6V로 끌어내려져 유지되기 때문에 플로우팅되는 다이오드 D₁를 비도전 상태로 한다. 그러나 만일 쓰여지지 않은 정상 셀이 쓰여진 셀을 어드레스한 다음 연속하여 어드레스 되면 비트선 B₀는 전압이 비트선의 포유용량 C₀의 전하에 의하여 유지되기 때문에 쓰여진 셀을 어드레스하는 전상태의 전압 1.2V를 갖는다.

쓰여지지 않은 셀이 어드레스되어 있는 이 상태에서 출력회로가

에 L을 인가함으로써 인에이블되도록 전환되면 INV의 H 출력은 다이오드 D_j와 트랜지스터 Q₈을 통하여 전압 V_b를 2.1V로 끌어 올릴 뿐만 아니라 트랜지스터 Q₉을 턴 오프시킨다. 따라서 전압 V_a는 V_H즉 V_b보다 V_F만큼 더 낮은 1.7V로 상승한다. 그러나 만일 셀이 누설하면 전압 V_a와 V_b는 제7a도와 제3도에서 점선으로 보인 바와같이 천천히 상승하고 따라서 H에서 L로 출력 O₀의 하강은 역시 점선으로 보인 바와같이 딜레이된다. 외부 테스터를 사용하여 출력신호의 이 하강 순간은 인에이블 신호 펄스

를 인가하는 순간으로부터 액세스 지연 시간으로써 측정될 수 있다. 이 지연 시간은 칩 인에이블 액세스 시간 t_AC또는 하이 -Z에서 L로의 지연 t_PZL이라 부르고 시험 명세서에 명시되어 있다. 이 액세스 지연은 예정된 시간 T_s에 출력단자 O₀의 읽기 신호 레벨 H 또는 L에 의하여 또한 체크될 수 있다. T_s가 더 짧을수록 더 적은 누설을 체크할 수 있다. 따라서 T_s는 그 감퇴된 절연으로 야기되는 불량 셀을 체크하기 위한 명세서에서의 시험 조건이다.

본 발명에 따르지 않는 경우에 어드레싱은 처음에 쓰여지지 않은 셀에서 다른 쓰여지지 않은 셀로 전환되고 계속하여 독출회로가 "디스에이블"에서 "인에이블"로 전환되며 전압 V_b는 1.6V, 전압 V_a도 또한 약 1.6V이다. 왜냐하면 이 전압이 전에 인에이블된 상태의 1.7V이었고 이제는 다이오드 D₁의 전압강하 V_F가 거의 제로이거나 역 바이어스 되기 때문이다. 전압 V_a는 제7b도에서 점선으로 나타낸 바와같이 누설량에 의하여 결정된다. 그리고 이 상태에서 만일 독출회로가 인에이블되면 전압 V_b는 2.1V로 급격히 상승하고 1.6V에서 단지 1.7V로 상승하면 V_a의 전압차를 챠아지(charge)한다. 따라서 상승 전압의 차를 검출함으로써 불량 셀을 검출하는 것은 매우 어렵다.

단지 어드레스 스위칭 만을 사용하는 첫번째 방법 이상으로 독출회로의 "인에이블링"을 사용한 상기 언급한 두번째 방법의 장점은 쓰여지지 않는 셀에 인가된 전압차가 어드레스-스위칭이 완료된 후에 독출회로를 "인에이블링"함으로써 확실하게 얻어진다는 것이다. 첫번째 방법에 있어서, 쓰여진 셀의 전압 V_a는 어드레싱이 원하는 바인 쓰여지지 않은 셀에 도달하기 전에 다른 셀을 지나가는 동안에 어느정도를 상승할 수도 있다. V_a의 이러한 예기치 않은 전압 상승은 시험될 쓰여지지 않은 셀에 인가된 전압차를 더 적게하여 불량 셀의 덜 민감한 검출을 야기한다. 그러나 두번째 방법에서는, 어드레스 스위칭이 "디스에이블"기간중에 비트라인에 전압 공급없이 시행되어 진다. 따라서 전압차는 항상 확실하다.

명시된 시험 조건은 실제의 응용과 동일하다. 정상 셀의 액세스 시간은 50ns 이하로 분포되지만, 소량의 누설을 갖는 불량 셀은 그룹을 지어 거의 70ns로 분포되며 이는 불량 셀의 구분이 쉽고 확실하게 행하여 짐을 증명한다. 쓰여진 셀은 상기 인용한 바와같이 내부의 주변회로를 시험하기 위하여 PROM 셀에 미리 제공되어 왔고 그러므로 본 발명에 의한 시험을 쓰여진 셀 또는 회로의 추가적인 설비가 칩 또는 외부 시험 장치에서 필요로 하지는 않지만 단지 테스트 프로그래밍의 몇가지 추가만이 요구된다. 따라서 본 발명을 실시하는데에 증가되는 비용은 거의 없다. 그러나 본 발명에 따르면 액세스 지연을 야기하지만, 종래 예로는 검출될 수 없었던 누설 셀은 매우 쉽고 확실하게 검출되므로 공장에서 품질관리의 개선 및 필드에서 써넣는 비율의 개선을 가져올 수 있다.

접합 단락형 PROM이 본 발명의 실시예의 설명에서 참조 되었다 하더라도 퓨즈 블로운형, 절연체 단락형 및 그외, 그리고 발명의 수정과 같은 다른 실시예들도 가능함이 명확하다.

본 발명에 따라, 제기된 실시예의 설명이 쓰여진 셀을 어드레싱하는 것으로부터 쓰여지지 않은 셀을 어드레싱하는 것까지 어드레스 스위칭에 관하여 주어졌다 하더라도 쓰여지지 않은 셀을 어드레싱하는 것으로부터 쓰여진 셀을 어드레싱하는 것까지의 어드레스 스위칭도 또한 가능함이 명확하여 이때, 워드선을 읽어내는 것 같은 다른 종류의 주변 독출회로가 사용된다.

본 발명에 따라, 제기된 실시예의 설명이 단일 비트선에서의 어드레스 스위칭에 관하여 주어졌다 하더라도 다른 비트선 사이에서도 어드레스 스위칭이 가능하다. 이것은 제2도 및 제4도에서 보인 시험 워드선과 같이 단일 워드선의 메모리 셀이 모두 쓰여진 셀일 수 잇기 때문이고 이때, 모든 비트선 상의 전압 V_a는 동시에 1,2V로 끌어내려질 수 있다. 유사한 상황으로서 제4도에서 보인 바와같이 단일 비트선과 함께 그곳에 기능적으로 연결된 모든 메모리셀이 쓰여지는 것으로 말하여 질 수 있다.

상기 제기하여 언급한 실시예에서 어드레스 스위칭과 인에이블 스위칭이 둘다 외부 신호에 의하여 시작된다 해도, 본 발명에 따르면 이들 스위칭은 각각 칩의 내부 프로그램 또는 내부 회로에 의하여 자동적으로 시작될 수 있다.

상기 제기하여 언급한 실시예에서 독출회로가 비교기/인버터로서 작용하는 버퍼이더라도 비교기, 인버터, 증폭기 또는 플립플롭의 적어도 하나 또는 이들의 결합이 독출회로를 구성하기 위하여 사용될 수 있다.

상기 제기하여 언급한 실시예에서 비트선의 변화 검출이 독출회로의 출력 단자에서 시행된다 하더라도 검출은 또한 프로우크(probe)에 의하여 내부 회로의 전압을 측정함으로써 시행될 수 있다. 이 경우 드레쉬홀드 레벨은 독출회로의 드레쉬 홀드 전압으로부터 독립적으로 지정될 수 있다.

발명의 많은 특징 및 장점들은 상술한 명세서에서 나타나고 따라서 발명의 진정한 취지 및 범위 내에 속하는 시스템의 모든 이러한 특징 및 장점들을 첨부된 청구범위에 포함하도록 의도하였다. 더우기 많은 수정 및 변경이 기술에 숙련된 사람들에게서 쉽게 일어날 수 있기 때문에 본 발명은 나타내어 설명한 정확한 구조와 동작으로 제한하도록 요구되지 아니한다. 따라서 모든 적당한 수정 및 등가물은 본 발명의 범위내에 속하는 것으로 볼 수 있다.

Claims (14)

1. 시험을 위하여 미리 쓰여진 셀 뿐만 아니라 필드 프로그램에 대한 쓰여지지 않은 셀을 갖는 프로그램 가능한 반도체 장치를 시험하는 방법에 있어서, (a) 시험될 쓰여지지 않은 셀들 중의 하나와 쓰여진 셀들중 하나 사이에서 스위칭을 하고 (b) 상기 스위칭 (a)과 관련된 전압의 변화를 검출하고 (c) 상기 검출된 값을 미리 지정된 값과 비교하여 셀이 정상인지 또는 불량인지가 정해지는 단계를 포함하는 것을 특징으로 하는 프로그램 가능한 반도체 장치 시험방법.
2. 청구범위 제1항에 있어서, 상기 (a)단계에서 인용된 스위칭이 쓰여진 셀을 첫 번째로 선택하고 쓰여지지 않은 셀을 두번째로 선택함으로써 시행되는방법.
3. 청구범위 제1항에 있어서, 상기 (a)단계에서 인용된 스위칭이 쓰여지지 않은 셀을 첫번째로 선택하고 쓰여진 셀을 두번째로 선택함으로써 시행되어지는 방법.
4. 청구범위 제1항에 있어서, 프로그램 가능한 반도체 장치가 선택된 셀의 상태를 감지하기 위하여 제공된 독출회로를 포함하고, 상기 (b)단계에서 인용된 전압의 상기 변화가 상기 독출회로를 인에이블 하는 동안에 상기 (a)단계에서 인용된 상기 스위칭 셀에 의하여 유용하게 되는 방법.
5. 청구범위 제2항 또는 3항에 있어서, 상기 스위칭이 셀을 어드레스 하기 위하여 어드레스 입력 신호를 변화시킴으로써 시행되어지는 방법.
6. 청구범위 제1항에 있어서, 상기 (b)단계에서 인용된 상기 전압이 상기 (a)단계에 의하여 선택된 셀의 비트선 상의 전압인 방법.
7. 청구범위 제1항에 있어서, 상기 (b)단계에서 인용된 전압이 상기 (a)단계에 의하여 선택된 셀의 워드선 상의 전압인 방법.
8. 청구범위 제1항에 있어서, 프로그램 가능한 반도체 장치가 선택된 셀의 상태를 감지하기 위하여 제공된 독출회로를 포함하고, 상기 (b)단계에서 인용된 상기 전압의 변화는 상기 독출회로가 디스에이블되는 동안에 이용할 수 없고 상기 독출회로를 인에이블함으로써 유용하게 되는 방법.
9. 청구범위 제8항에 있어서 상기 독출회로의 인에이블링이 장치의 출력을 디스에이블 할 뿐만 아니라 인에이블하는 칩-인에이블 신호에 의하여 시행되는 방법.
10. 청구범위 제1항에 있어서, 상기 (b)단계에서 인용된 전압의 변화에 대한 상기 검출이 상기 전압의 변화가 시작된 후에 예정된 시간에서 상기 전압레벨을 측정함으로써 시행되는 방법.
11. 청구범위 제1항에 있어서, 상기 (b)단계에서 인용된 전압의 변화에 대한 상기 검출이 상기 전압이 예정된 드레쉬홀드 전압에 도달하는 지연 시간을 측정함으로써 측정되고 상기 지연 시간은 상기 전압 변화가 시작하는 순간 다음에 측정하는 방법.
12. 청구범위 제10 또는 11항에 있어서, 상기 전압의 변화가 시작하는 순간이 상기 (a)단계에서 인용된 상기 스위칭이 개시되는 순간에 의하여 정의되는 방법.
13. 청구범위 제10 또는 11항에 있어서, 상기 전압의 변화가 시작하는 순간이 "상기 독출회로의 인에이블"이 개시되는 순간에 의하여 정의되는 방법.
14. 청구범위 제10, 11, 12 또는 13항에 있어서, 상기 전압의 변화에 대한 검출이 상기 변화하는 전압의 아날로그 신호를 디지털 출력신호로 바꾸는 비교기중 적어도 하나를 통하여 장치의 출력단자에서 시행되고 이것에 의하여 상기 전압의 변화가 외부 시험수단에 의하여 디지털 방식으로 측정되는 방법.

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