JPS61117784A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置、特にセンスアンプ（読出
し増幅器）部分の消費電力を低減しうる半導体記憶装置
に関するものである。

〔産業上の利用分野〕

従来、このような分野の技術としては特開昭５ｇ−一／
７．７？、７号に記憶されるものがあった。

以下、その構成を図を用いて説明する。

第１図は従来の半導体記憶装置の一構成例を示すブロッ
ク図である。この半導体記憶装置は、列方向に複数分割
したメそリセルブロック／ａ、／ｂ。

／ｃを有し、各メモリセルブロック／ａ、／ｂ。

／ｅ内にあるメモリセルはワード線ニーｌ〜コーｎに接
続されると共に、このワード線コー／〜コーｎと並行に
配設されたブロックワードｉｌｌ　２−　／　ａ　。

コー／ｂ、コー／ｅ、・・・に接続されている。各ワー
ド線コー７〜コーｎの入力側は、行アドレス情報を解読
するための行デコーダ３−／〜３−ｒｓの出力端に接続
されると共に、コ入力アンドゲートター／凰〜ダー／ｃ
、・・・、４ｌ−ｎａ−ダーｎｅのｌ入力端に接続され
ている。各コ入カアンドゲートＦ−／ａｘｅ−ｎａ。

＠−／ｂ−４ｈｎｂ、　ＩＩ−／ｃ−Ｑ−ｎｅの他の入
力端は、それぞれメモリセルブロック選択ライン！１〜
ｋａに接続されている。また、各メモリセルブロック／
ａ＝／ｅの出力側にはビット線６ａ〜６ｃを介してセン
スアンプ（読出し増幅器）７ａ〜７ｃがて説明する。例
えば、メモリセルブロックｌａ内のメモリセルを選択し
てそこに格納されている記憶情報を読み出す場合、まず
読み出そ５とするメモリセルのアドレス情報を行デコー
ダ３−／〜ｊ−ｎの入力側に接続されたアドレス信号線
に入力する。

するとアクセスすべきメモリセルブロック／ａのアドレ
ス情報が行デコーダ、７−／〜Ｊ−ｎで解読され、ワー
ド線コーｌ−コーｎの１本が活性化される。

そしヱメモリセルブロック選択線夕息に選択信号を与え
ると、アントゲ−トコ−７〜コーｎが開き、ブロックワ
ード線コーｌ＆〜コー／ｎが活性化される。

このため、選択されたメモリセルブロック／ａ内にある
列のみに、電源からビット線を介して列電流が流れ込み
、これによって選択されたメモリセルブロック／ａ内に
あるメモリセル中の記憶情報が読出され、ビット線６ａ
に接続されたセンスアンプクａで増幅されてデータ信号
として出力される。

このように、この種の装置では、マトリクス状に配列し
た多数のメモリセルを列方向にブロック状に多分割して
メそリセルブロック／ａｘ／ｃとし、行デコーダｊ−／
−ｊ−ｎによりて選択したワード線コー／〜コーｎを、
メ七すセルプ四ツク選択線！ｒ　ａ　−ｔ　ｃを介して
与えられる選択信号によってさらに複数のメモリセルブ
ロック７１１〜ｌａのうちの／’１７ａを選択し、その
選択されたメモリセルブロック／＆のみブロックワード
線−一／ａ〜ニー／ｎを活性化してメモリセルブロック
ｌａ内のデータ信号を出力するようにしたため、活性化
されているメモリセルの数が減り、消費電力の低減化が
可能となる。

〔発明が解決しようとする問題点〕

しかしながら、上記構成の装置では、メモリセルを多分
割にして活性化されるメモリセルでの消費電力の減少を
図っているものの、センスアンプ７１〜７ｃ部分におい
ては依然として直流電流が流れ、そのセンスアンプ部分
で無駄に電力が消費されている。このよ５に従来の半導
体記憶装置では、メモリセルでの消費電力の減少を図る
と、センスアンプ部分での消費電力の占める割合が相対
的に大きくなって無視できなくなりという問題点があっ
た。

この発明は、前記従来技術が持っていた問題点としてセ
ンスアンプ部分における無駄な電力消費の点について解
決した装置を提供するものである。

〔問題点を解決するための手段〕

この発明は前記問題点を解決するために、半導体記憶装
置において、読出しのために与えられるアドレス信号の
変化を検出して第１の検出信号を出力する第１の検出回
路と、読出しのためのセンスアンプから出力されるデー
タ信号の変化を検出して第２の検出信号を出力する第２
の検出回路と、前記第１の検出信号に基づき前記センス
アンプを活性化すると共に前記第２の検出信号に基づき
前記センスアンプを不活性化する回路とを備えるように
したものである。

〔作用〕

この発明によれば、以上のよ５）Ｃ半導体記憶装置を構
成したので、読出し時に第１の検出回路の第１の検出信
号によりセンスアンプに駆動電流を供給し、読出し終了
時に第２の検出回路の第２の検出信号により前記駆動電
流をしゃ断することＫよってセンスアンプにおける活性
化時間の短縮を行えるのである。従って前記問題点を除
去できるのである。

〔実施例〕

第１図はこの発明の実施例を示すスタティック形半導体
装置の概略構成図である。図において、ＩＯはメモリセ
ルマトリクスであり、このメモリセルマトリクスＩＯは
例えばたすき接続されたスリップフロップ（ＦＦ）から
なるメモリセルが行方向および列方向に多数配列された
構成をなし、電源を切断しない限り記憶情報を保持する
。このメモリセルマトリクスＩＯには読出しデータを伝
送するための多数のビット線／ｌを介してセンスアンプ
ｌ−が接続され、該センスアンプ／２からデータ信号Ｄ
ＡＴが出力される。メモリセルマトリクス１０及びセン
スアンプノコの入力側には、読出そうとするメモリセル
のアドレス情報を含んだアドレス信号ＡＤＤを解読する
ための行列アドレスデコーダ／Ｊが設けられ、このアド
レスデコーダ／Ｊの行側出力端がワード線／ｌｌを介し
てメモリセルマトリクス１０内にある行方向のメモリセ
ルに接続されると共Ｋ、該アドレスデコーダ１３０列側
出力端が線／よを介して列方向のメモリセルな選択する
ためのセンスアンプに接続されている。

さらにセンスアンプノコの入力側には、アドレス信号Ａ
ＤＤの変化を検出して第１の検出信号φ８を出力する第
１の検出回路（例えば、遷移検出器）／６が設けられる
と共に、センスアンプ／２の出力側には、データ信号Ｄ
ＡＴの変化を検出して第２の検出信号φ３を出力する第
２の検出回路（例えば、遷移検出器）／りが設けられる
。第１と第２の検出信号φ８　φ３は、センスアンプ１
２の作動状態を制御するための回路（例えば、ＲＳフリ
ップフロップ）１ｇに与えられ、この回路／ｊによりセ
ンスアンプノコが活性化または不活性化される。ここで
、メモリセルへのデータ書込み時には第２の検出回路１
７及び回路／１等を使用しないので、これらの回路／７
．　／ｇ等を不活性状態に保つために、書込み時に例え
ば回路７ｇの出力を”Ｌ°レベルにしてセンスアンプｌ
−を不活性状態にしておく。

次に、上記構成による半導体記憶装置の動作について説
明する。メモリセルマトリクス１０内のメモリを選択し
てそこに格納されている記憶情報を読み出す場合、読出
しメモリセルのアドレス情報を含んだアドレス信号ＡＤ
Ｄを行列アドレスデコーダ／、７に与える。するとアド
レスすべきメモリセルのアドレス情報が行列アドレスレ
コーダ／３で解読され、その行信号がワード線／ダを介
してメモリセルマトリクス１０内の行方向のメモリセル
に与えられると共Ｋ、列信号が線ｌＳを介してセンスア
ンプｌ−に与えられ、メモリセルが選択される。メモリ
セルが選択されると、このメモリセル内の情報がビット
線ｌ／を介してセンスアンプ１２に与えられ、このセン
スアンプｌ−で増幅されデータ信号ＤＡＴとして出力さ
れる。

そして、このような読出し動作の際に、入力されるアド
レス信号ＡＤＤはアドレス情報を含んでいるため、信号
変化をおこし、これが第１の検出回路１６で検出される
。すると第１の検出回路／６から第１の検出信号φ８が
出力されて回路／ｇに与えられ、この回路／ｇの出力信
号によってセンスアンプ／Ｊが活性化され読出しが実行
される。読出し終了時はデータ信号ＤＡＴが変化するた
め、これが第二の検出回路１７で検出され、その検出信
号φ８が回路／１に与えられる。すると回路１ｇの出力
信号によってセンスアンプノコが不活性化し、該センス
アンプ部分に流れる駆動電流が停止する。このようにセ
ンスアンプノコが活性化している時間が少ないので、セ
ンスアンプ部分での消費電力、ひいては半導体記憶装置
全体の消費電力を低減させることができる。

第３図は第１図の装置構造に基づいて構成したＣＭＯＳ
スタティック形記憶装置の一構成例を示すものである。

なお、第３図において第１図中の要素と同一または共通
部分には同一の符号が付されている。

第３図において、１０−／はメモリセルマトリクス１０
内の１つのメモリセルであり、このメモリセル１０−１
は、例えばバイポーラトランジスタやＭＯＳ　）ランジ
スタ等を用いたフリップ７０ツブで構成される。なお、
メモリセル１０−／は、低消費電力動作が可能でかつ記
憶容量も多いＭＯＳ）ランジスタにより構成するほうが
好ましい。そしてこのメモリセル１０−　／には、多数
のビット線ｌｌ中の正、負一対のビット線／／−／、／
／τ７を介して多数のセンスアンプ１２中の７つのセン
スアンプ／２−７が接続されている。

メモリセル１０−　／及びセンスアンプ／２−／の入力
側に設けられる行列アドレスデコーダ／Ｊには、行およ
び列すべてのアドレス信号ＡＤＤ／〜ＡＤＤｎが入力さ
れる。またこのアドレス信号ＡＤＤ／〜ＡＤＤｎは第１
の検出回路である遷移検出器ｌ乙に入力される。遷移検
出器／６の出力である第１の検出信号φ８は、例えばＲ
Ｓフリップフロップ（Ｒ８−ＦＦ　）で構成される回路
７ｇへセット信号として与えられると共に、後述するエ
コライズ用ＭＯ８）ランジスタのゲートに与えられる。

Ｒ８−ＦＦ１ｔの出力信号Ｑは、センスアンプｌニを活
性化または不活性化するために該センスアンプ／−一／
に与えられる。センスアンプ／−−ｌの出力信号ＳＤ／
は、例えばフリップフロップで構成されて前のデータを
一時保持するラッチ回路／ｑに与えられる。ラッチ回路
１９の出力であるデータ信号ＤＡＴ　／は、入出力イン
タフェース（Ｘ／１０）へ送出されると共に、第２の検
出回路である遷移検出器１７へ与えられる。遷移検出器
／りはデータ信号ＤＡＴ／の変化を検出し、その第２の
検出信号φ８をＲ８−ＦＦ／ｌヘリセット信号として与
える。

ここで、センスアンプｌニーｌは、Ｒ８−ＦＦ／？の出
力信号によってオン、オフするＭＯＳ）ランジスタＴＮ
／と、このトランジスタＴＮ／　Ｋ並列接続されたＭＯ
Ｓ）ランジスタＴＮｕ、　ＴＮ、７と、この各トランジ
スタＴＮｊ、　ＴＮｊにそれぞれ直列接続されたＭＯ８
トランジスタＴＰ／、ＴＰ、２とより構成され、トラン
ジスタＴＰ／とＴＰ、２の各ゲートは相互に接続される
と共にトランジスタＴＰ／のソース側に接続されている
。そしてトランジスタＴＮ／のソース側が接地されると
共に、トランジスタＴＰ／、　ＴＰ２のドレイン側に電
源電圧ｖＤＤが印加された状態下で、各トラ７ジスタＴ
Ｎ／　、　ＴＮ２．　ＴＮ、７　ノゲートに＠ｒレベル
の信号が与えられると、各トランジスタＴＮ／　。

ＴＮｊ、　ＴＮ、７がオンしてトランジスタＴＮｊ、　
ＴＮ、７に与えられた入力信号が増幅され、トランジス
タＴＮｊのドレイン側から出力信号ＳＤ／として送出さ
れる。

センスアンプｌニーｌに入力信号を与える回路は、第３
図に示すように、ドレイン側がビット線ｔｉ−ｉ。

／／　−／に接続されソース側がトランジスタＴＮｊ。

ＴＮ、７のゲートに接続されたＭＯＳ）ランジスタＴＮ
Ｉ　。

ＴＮｆｆと、ビット線／／　−／と／／　−／の電位を
同一レベルにするために該ビット線／／　−／　、　／
ｌ　−／間にメモリセル１０−　／と並列になるように
接続されたイコライズ動作用のＭＯＳトランジスタＴＩ
と、ビット線／／−／、／ｌ−／ｆ）電源ｖＤＤ＠に接
続された負荷用のＭＯＳ）ランジスタ’ｒＮＡ、ＴＮり
とより構成され、トランジスタＴＮ４（とＴＮりのゲー
トは相互に接続され線１３を介して行列アドレスデコー
ダ／３から列選択用の信号が与えられる。そして行列ア
ドレスデコーダ／Ｊから行選択用の信号がワード線／ダ
を介してメモリセル１０−／に与えられると共に、該行
列アドレスデコーダ１３から列選択用の信号が線ｌＳを
介してトランジスタＴＮ４ｔ、　ＴＮｊのゲートに与え
られると、トランジスタＴＮＩ、ＴＮ＆がオンしてメモ
リセル１０−／内の情報信号がビット線／／　−／　、
　／／　−／を介してセンスアンプｌニーｌへ送出され
る。なおイコライズ動作用のトランジスタＴＥのゲート
には、遷移検出器／６からの第１の検出信号φ８が与え
られ、この信号φ８によって該トランジスタＴＩがオン
してビット線／／　−／と／／　−／の電位を同一レベ
ルにする。

第ダ図は第３図における遷移検出器ｌ乙の回路構成例を
示す図である。この遷移検出器１６は、１つのアドレス
信号（例えば、ＡＤＤ／）に対して、並列接続された一
対のＭＯ＋３　）ランジスタＴＲ／、ＴＲコと、一方の
トランジスタＴＲ／に直列接続されたノット回路ＮＯＴ
／　、　ＮＯＴコと、他方のトランジスタＴＲ−に直列
接続されたノット回路Ｎ０Ｔ３とより構成される。そし
てこのような回路が各アドレス信号ＡＤＤ／〜ＡＤＤ　
ｎごとに設けられ、オア回路ＯＲに接続されている。そ
して例えばアドレス信号ＡＤＤ／が入力されると、ノッ
ト回路ＮＯＴ／　、　ＮＯＴコを介してそのまま一方の
トランジスタＴＲ／　ｋ与えられると共に、ノット回路
Ｎ０Ｔｊにより反転されて他方のトランジスタＴＲ−に
与えられ、アドレス信号ＡＤＤ／の変化時にパルス状の
検出信号φ８をオア回路ＯＲを介して出力する。このた
め行および列すべてのアドレス信号ＡＤＤ　／〜ＡＤＤ
　ｎのうち１つ以上のアドレス信号が変化すると、パル
ス状の検出信号φ８が出力され、これがＲ８−ＦＦ／＆
及びイコライズ動作用トランジスタＴＩＫ与えられる。

また、第３図は第３図における遷移検出器／７０回路構
成例を示す図である。この遷移検出器／７は、前記遷移
検出器／６のオア回路ＯＲを取り除いてノット回路Ｊ及
びトランジスタＴＲ−と並列にタイマ回路Ｔを設けたも
のである。そして入力されたデータ信号ＤＡＴ　／が変
化すると、前記遷移検出器１６と同様にパルス状の検出
信号φ８が出力され、これがＢＳ−Ｆ’Ｆ／ｌに与えら
れる。ところが、メモリセル／ｊ　−／から読み出され
たデータがそれ以前の読出しサイクル時にラッチ回路／
９に取込まれた続出しデータと同一の場合、遷移検出器
／りはデータ信号ＤＡＴ　／の信号変化による検出信号
φ３を発生することができない。そこでタイマ回路Ｔを
設け、このタイマ回路Ｔにより一定の時間経過後にパル
ス信号を出力させ、ＲＢ−１１’Ｆｌｔを自動的にリセ
ットするようにしている。

第６図は第３図の装置の動作を説明するためのタイミン
グ図である。ここで、メモリセル１０−／のビット線／
／−／には”Ｈ”レベルの情報が入っているものとして
読出し時の動作を以下説明する。

先ず、行および列すべてのアドレス信号ＡＤＤ／〜人Ｄ
Ｄｎのうち７つ以上のアドレス信号ＡＤＤが変化すると
、その変化をうけて遷移検出器／６がパルス状の検出信
号φ８を発生し、セット信号としてＲ８−ＦＦ／ｆｆに
与えられると共に、イコライズ動作用トランジスタＴＩ
のゲートに与えられる。すると検出信号φ、によりＲ８
−ＦＦ／ｆｆがセットされてその出力信号Ｑが°Ｈ”レ
ベルに立上り、これによってセンスアンプ／１−７のト
ランジスタＴＮ／がオンして該センスアンプ／２−７が
活性化する。この際、行列アドレスデコーダ／Ｊから打
出力信号が選択されたワード線ｌりを介してメモリセル
１０−　／に与えられると共に、該行列アドレスデコー
ダ１３から列出力信号が選択された線ｌ！を介してトラ
ンジスタＴＮａ　、　ＴＮ＆のゲートに与えられるため
、トランジスタＴＮ４ｔ、ＴＮｊがオンしてワード線陣
の電位が立上り、メそリセル１０−　／内の情報信号が
ビット線／／−／、／／τ７に表われる。その情報信号
がセンスアンプ／２−７によりて増幅され、該センスア
ンプノコ−ｌから１Ｈ”レベルの出力信号ＳＤ／が送出
されてラッチ回路／ｑに与えられる。ラッチ回路／９は
与えられた出力信号ＳＤ／をラッチしてメモリセル１０
−　／から読出した“Ｒ”レベルのデータ信号ＤＡＴ　
／を出力し、入出力インタフェース／。）Ｃ与えると共
に遷移検出器／７に与える。遷移検出器１７はデータ信
号ＤＡＴ　／の立上りを検出してパルス状の検出信号φ
、を発生し、Ｒ８−ＦＦ　／ｌｌｃリセット信号として
与える。ＲＢ−ＦＦ／ｌは与えられた検出信号φＲＫよ
りリセットされ、該出力信号Ｑが”Ｌ″レベル立下がる
。これＫよってセンスアンプｌ−一／のトランジスタＴ
Ｎ／がオフとなって該センスアンプノコ−ｌが不活性化
され、それ以後のセンスアンプｌコー／部分での消費電
力がなくなる。

なお、メモリセル／コーｌから読出されたデータがそれ
以前の続出しサイクル時にラッチ回路１９に取込まれた
読出しデータと同一のときは、遷移検出器／７において
データ信号の変化による検出信号φ８が発生しないため
、この場合には遷移検出器１７内のタイマ回路Ｔが働い
て一定の時間経過後に第６図の二点鎖線で示すようなパ
ルス信号が出力され、このパルス信号によってＲ８−Ｆ
Ｆ／ｌが自動的にリセットされる。

而してこの実施例にあっては、センスアンプノコ−ｌが
活性化している時間が少ないので、センスアンプ部分で
の消費電力の低減を図ることができる。この消費電力は
、アドレス信号ＡＤＤが変化してデータ信号ＤＡＴ　／
が変化し、その後次のアドレス信号の変化がおこるまで
のサイクルタイムが長く、このサイクルタイムをミニマ
ムサイクル（最低許容時間）の略コ倍でこの半導体記憶
装置を動作させた場合、センスアンプ／Ｊ　−／部分で
の消費電力を約Ｈに節電できる。さらＫ、本実施例の装
置では、センスアンプノコ−ｌの出力信号ＳＤ／をラッ
チ回路／ｑによりラッチした後、その出力であるデータ
信号ＤＡＴ　／の変化をとらえて該センスアンプノコ−
ｌを不活性するため、回路の誤動作がおこらないという
利点がある。

なお、上記実施例にあっては、遷移検出器／７中にタイ
マ回路Ｔを設けて一定時間経過後ＫＲ８−ＦＦ／Ｋを自
動的にリセットするようにしているが、遷移検出器１７
以外のところに前記タイマ回路Ｔと同様の機能を有する
ような手段を設けてもよい。

また第３図の装置はＣＭＯＳスタテック形の記憶装置で
あるが、０ＭＯ８以外の半導体で構成することも可能で
ある。

〔発明の効果〕

以上詳細に説明したようにこの発明によれば、読出し時
に第１の検出回路の第１の検出信号によりセンスアンプ
を活性化し、読出し終了時に第２の検出回路の第２の検
出信号にセンスアンプを不活性化するようにしたので、
センスアンプの活性化時間を少なくしてそこでの電力消
費を低減させ、これによってより低消費電力でかつ大容
量の半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すスタテック形半導体記
憶装置の概略構成図、８１２図は従来の半導体記憶装置
の回路構成図、第３図は第１図の詳細構成図、第９図は
第３図における遷移検出器１６の回路図、第５図は１１
ｆＪ３図における遷移検出器／７の回路図、第６図は第
３図の動作を示すタイミング図である。 １０・・・メモリセルマトリクス、１０−／・・・メモ
リセル、ｌコ、／コー／・・・センスアンプ、　／３・
・・行列アドレスデコーダ、／６・・・第１の検出回路
（遷移検出器）。 ／７・・・第２の検出回路（遷移検出回路）、／ト・・
７リツプフロツプ。 出願人代理人　　柿　本　恭　成 第１図 莞２図 兇４図 第５図 嶌６図

Claims (1)

1. 【特許請求の範囲】 　行方向および列方向に配列され行および列方向に与え
   られるアドレス信号に基づき所定のアドレスの書込みま
   たは読出しが行える多数のメモリセルと、前記列方向に
   配列されたメモリセルのビット線に接続され前記メモリ
   セルに格納された記憶情報を読出してデータ信号を出力
   するセンスアンプとを備えた半導体記憶装置において、 前記行および列方向に与えられるアドレス信号の変化を
   検出して第１の検出信号を出力する第１の検出回路と、
   前記データ信号の変化を検出して第２の検出信号を出力
   する第２の検出回路と、前記第１の検出信号に基づき前
   記センスアンプを活性化すると共に前記第２の検出信号
   に基づき前記センスアンプを不活性化する回路とを備え
   たことを特徴とする半導体記憶装置。