JPH07122072A - センスアンプの出力制御回路 - Google Patents
センスアンプの出力制御回路Info
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- JPH07122072A JPH07122072A JP2415358A JP41535890A JPH07122072A JP H07122072 A JPH07122072 A JP H07122072A JP 2415358 A JP2415358 A JP 2415358A JP 41535890 A JP41535890 A JP 41535890A JP H07122072 A JPH07122072 A JP H07122072A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】半導体メモリー装置について、Ｉ／Ｏパッドか
らのノイズによる影響を最小にし、また動作時の消費電
流を最小にしうるようにセンスアンプの出力を調整・制
御するための回路を提供する。 【構成】センスアンプ回路６００から出力される一対の
データ６０１、６０２の状態をＸＮＯＲゲート６７０で
感知し、このＸＮＯＲゲートの出力とアドレス変換を感
知する信号６０４とをＮＯＲゲート６８０に入力させ、
ＮＯＲゲートからの出力によりセンスアンプ回路をディ
スエーブルさせてＩ／Ｏパッド等の最終出力端からセン
スアンプ回路の出力端を隔離させることにより、ノイズ
の影響及び消費電力を最小化させている。
らのノイズによる影響を最小にし、また動作時の消費電
流を最小にしうるようにセンスアンプの出力を調整・制
御するための回路を提供する。 【構成】センスアンプ回路６００から出力される一対の
データ６０１、６０２の状態をＸＮＯＲゲート６７０で
感知し、このＸＮＯＲゲートの出力とアドレス変換を感
知する信号６０４とをＮＯＲゲート６８０に入力させ、
ＮＯＲゲートからの出力によりセンスアンプ回路をディ
スエーブルさせてＩ／Ｏパッド等の最終出力端からセン
スアンプ回路の出力端を隔離させることにより、ノイズ
の影響及び消費電力を最小化させている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のセ
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
【０００２】
【従来の技術】半導体メモリー装置はその構成上におい
て大量の情報を記憶する部分（メモリーセル群）、指定
された場所に情報を選択的に貯蔵するとか読み出される
ようにする選択部分（デコーダー等）、入出力される情
報の信号状態を感知する部分（センスアンプ等）、そし
て情報が通過する部分（データバス等）とから構成され
ている。それで、小さい面積を占めながらも大容量の情
報貯蔵機能を持つようにすると共に、その動作速度の改
善および不必要な消費電力を減少させようとする問題が
開発の関心になっている。
て大量の情報を記憶する部分（メモリーセル群）、指定
された場所に情報を選択的に貯蔵するとか読み出される
ようにする選択部分（デコーダー等）、入出力される情
報の信号状態を感知する部分（センスアンプ等）、そし
て情報が通過する部分（データバス等）とから構成され
ている。それで、小さい面積を占めながらも大容量の情
報貯蔵機能を持つようにすると共に、その動作速度の改
善および不必要な消費電力を減少させようとする問題が
開発の関心になっている。
【０００３】特に、上記情報を感知する部分、すなわち
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されるというこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。ロウデコーダー
３００およびカラムデコーダー４００によってメモリー
セルアレイ１００内のメモリーセルが選択される。選択
されたメモリーセルからデータが読み出されてくると、
これはセンスアンプ回路６００、データラッチ回路７０
０をデータ出力バッファ８００を経てＩ／Ｏパッド９０
０で出力される。
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されるというこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。ロウデコーダー
３００およびカラムデコーダー４００によってメモリー
セルアレイ１００内のメモリーセルが選択される。選択
されたメモリーセルからデータが読み出されてくると、
これはセンスアンプ回路６００、データラッチ回路７０
０をデータ出力バッファ８００を経てＩ／Ｏパッド９０
０で出力される。
【０００４】このとき、上記アドレスバッファ２００の
信号を入力するＡＴＤ回路（Address Transition Detec
tor ）５００はアドレス信号が変換（transition）する
ときに、これを感知する信号を出力して上記センスアン
プ回路６００およびデータラッチ回路７００の入出力を
制御する。図５で上記ＡＴＤ回路５００の出力信号、す
なわちアドレス変換感知信号を利用してセンスアンプ回
路６００とデータラッチ回路７００との間の信号ライン
を制御する従来の方法が図６に示されている。
信号を入力するＡＴＤ回路（Address Transition Detec
tor ）５００はアドレス信号が変換（transition）する
ときに、これを感知する信号を出力して上記センスアン
プ回路６００およびデータラッチ回路７００の入出力を
制御する。図５で上記ＡＴＤ回路５００の出力信号、す
なわちアドレス変換感知信号を利用してセンスアンプ回
路６００とデータラッチ回路７００との間の信号ライン
を制御する従来の方法が図６に示されている。
【０００５】
【発明が解決しようとする課題】図６に図示のようにセ
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達ドランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次ぎのよ
うな二つの問題点がある。第一に、センスアンプが出力
を送り出した後にまだエネイブルされている状態でデー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイング（voltage sw
ing ）によるノイズがセンスアンプの影響を受けるよう
になるという点である。第二に、センスアンプが出力を
送り出した後に上記ＡＴＤ信号等によって上記センスア
ンプをディスエーブルさせる場合には、センスアンプの
出力が出た以後からＡＴＤ信号によってディスエーブル
される時点までセンスアンプはアクティブ状態にあるの
で、この間の動作消費電流を減少させるのに限界があ
る。結果的に、センスアンプはセンスアンプから出力さ
れる時点とＩ／Ｏパッドでデータが最終的に読み出され
る時点が適切に分離されなければ、Ｉ／Ｏパッドからセ
ンスアンプに誘起されるノイズとセンスアンプ動作時の
消費電流が減少されることができない。
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達ドランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次ぎのよ
うな二つの問題点がある。第一に、センスアンプが出力
を送り出した後にまだエネイブルされている状態でデー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイング（voltage sw
ing ）によるノイズがセンスアンプの影響を受けるよう
になるという点である。第二に、センスアンプが出力を
送り出した後に上記ＡＴＤ信号等によって上記センスア
ンプをディスエーブルさせる場合には、センスアンプの
出力が出た以後からＡＴＤ信号によってディスエーブル
される時点までセンスアンプはアクティブ状態にあるの
で、この間の動作消費電流を減少させるのに限界があ
る。結果的に、センスアンプはセンスアンプから出力さ
れる時点とＩ／Ｏパッドでデータが最終的に読み出され
る時点が適切に分離されなければ、Ｉ／Ｏパッドからセ
ンスアンプに誘起されるノイズとセンスアンプ動作時の
消費電流が減少されることができない。
【０００６】したがって、本発明の目的は半導体メモリ
ー装置における入出力パッドから誘起されるノイズに対
して鈍感となるようにセンスアンプの出力を調整する回
路を提供することにある。本発明のまた他の目的は動作
時の消費電流を最小にしうるようにセンスアンプの出力
を制御する回路を提供することにある。
ー装置における入出力パッドから誘起されるノイズに対
して鈍感となるようにセンスアンプの出力を調整する回
路を提供することにある。本発明のまた他の目的は動作
時の消費電流を最小にしうるようにセンスアンプの出力
を制御する回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、選択されたメモリーセルから読み出され
たデータを感知増幅して出力するためのセンスアンプ回
路と入出力パッドと連結されたデータラッチ回路を具備
したセンスアンプの出力制御回路において、上記センス
アンプから出力される一対のデータの状態を感知するセ
ンスアンプ出力状態感知手段と、アドレス変換を感知す
る信号と上記センスアンプ出力状態感知手段の出力を入
力して所定の制御信号を発生する制御信号発生手段と、
上記センスアンプ回路とデータラッチ回路との間に連結
され、上記制御信号発生手段の出力に応答する伝達手段
とから構成する。
成するために、選択されたメモリーセルから読み出され
たデータを感知増幅して出力するためのセンスアンプ回
路と入出力パッドと連結されたデータラッチ回路を具備
したセンスアンプの出力制御回路において、上記センス
アンプから出力される一対のデータの状態を感知するセ
ンスアンプ出力状態感知手段と、アドレス変換を感知す
る信号と上記センスアンプ出力状態感知手段の出力を入
力して所定の制御信号を発生する制御信号発生手段と、
上記センスアンプ回路とデータラッチ回路との間に連結
され、上記制御信号発生手段の出力に応答する伝達手段
とから構成する。
【０００８】
【実施例】以下、本発明を添付図面に基づいて説明す
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０からデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０とＰＭＯＳとなってい
る伝達トランジスタ６５０及び６６０とが位置して、デ
ータラッチ回路７００とセンスアンプ回路６００を連結
させてある。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲートに供給され
る。
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０からデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０とＰＭＯＳとなってい
る伝達トランジスタ６５０及び６６０とが位置して、デ
ータラッチ回路７００とセンスアンプ回路６００を連結
させてある。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲートに供給され
る。
【０００９】図２は上記図１に図示されたＸＮＯＲゲー
ト６７０の内部回路図であり、図３はそれによる真理表
である。ＸＮＯＲゲートは図２の回路動作から知り得る
ように２個の入力６０５、６０６がすべて“０”状態ま
たは“１”状態である場合にトランスミッションゲート
６７３または６７４が交代に動作して常に“１”を出力
し、上記入力６０５、６０６が相互に異なる論理状態を
持つ場合にのみ“０”を出力する。
ト６７０の内部回路図であり、図３はそれによる真理表
である。ＸＮＯＲゲートは図２の回路動作から知り得る
ように２個の入力６０５、６０６がすべて“０”状態ま
たは“１”状態である場合にトランスミッションゲート
６７３または６７４が交代に動作して常に“１”を出力
し、上記入力６０５、６０６が相互に異なる論理状態を
持つ場合にのみ“０”を出力する。
【００１０】図４は本発明によるセンスアンプ出力制御
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態を
示し、（Ｂ）はデータライン等化信号６０３を、（Ｃ）
は第１または第２接続ノードの電位状態を、（Ｄ）ＸＮ
ＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲート
６８０の出力電位を示し、（Ｆ）はＡＴＤ信号６０４の
レベルを各々示す。
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態を
示し、（Ｂ）はデータライン等化信号６０３を、（Ｃ）
は第１または第２接続ノードの電位状態を、（Ｄ）ＸＮ
ＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲート
６８０の出力電位を示し、（Ｆ）はＡＴＤ信号６０４の
レベルを各々示す。
【００１１】では、上記図４の動作タイミング図によっ
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）からアド
レス信号が変換するときエネイブルされる信号である。
また、上記センスアンプ回路６００と伝達トランジスタ
６５０、６６０はＮＯＲゲート６８０の出力６０８
（Ｅ）が“ロウ”状態であるとき共にエネブルされる。
まず、データライン等化信号６０３（Ｂ）が“ロウ”状
態となると、等化用ＰＭＯＳトランジスタ６２０が導通
してデータライン対６０１、６０２は（１／２”Ｖｃｃ
レベルに等化（equalization）される。このデータライ
ン等化信号６０３（Ｂ）はアドレス信号が変換すること
によって論理状態が変えられる信号にセンスアンプ回路
６００の出力がアドレス信号の変換によって選択された
メモリーセルから示した電圧を感知増幅する信号である
ので、１回のデータ感知増幅された出力信号が出た後に
継続される動作のために上記センスアンプ回路６００の
出力になるデータライン６０１、６０２（Ａ）を等化さ
せてやるものである。このような動作状態は一般的なメ
モリー装置において使用する方式である。
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）からアド
レス信号が変換するときエネイブルされる信号である。
また、上記センスアンプ回路６００と伝達トランジスタ
６５０、６６０はＮＯＲゲート６８０の出力６０８
（Ｅ）が“ロウ”状態であるとき共にエネブルされる。
まず、データライン等化信号６０３（Ｂ）が“ロウ”状
態となると、等化用ＰＭＯＳトランジスタ６２０が導通
してデータライン対６０１、６０２は（１／２”Ｖｃｃ
レベルに等化（equalization）される。このデータライ
ン等化信号６０３（Ｂ）はアドレス信号が変換すること
によって論理状態が変えられる信号にセンスアンプ回路
６００の出力がアドレス信号の変換によって選択された
メモリーセルから示した電圧を感知増幅する信号である
ので、１回のデータ感知増幅された出力信号が出た後に
継続される動作のために上記センスアンプ回路６００の
出力になるデータライン６０１、６０２（Ａ）を等化さ
せてやるものである。このような動作状態は一般的なメ
モリー装置において使用する方式である。
【００１２】上記データライン６０１、６０２が（１／
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
【００１３】上記第１及び第２接続ノード６０５、６０
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。では、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によってセンスアンプ回路６００はエネイブルさ
れてデータ感知増幅動作をし、上記伝達トランジスタ６
５０、６６０はセンスアンプ回路６００とデータラッチ
回路７００を連結させる。すなわち、このときにセンス
アンプ回路６００の出力になるデータライン６０１、６
０２（Ａ）が等化されてある状態であり、これはデータ
ラッチ回路７００の出力端の状態をフローティング状態
に置くので、この期間中にセンスアンプ回路６００が内
部でデータ感知増幅動作中であってもＩ／Ｏパッド等で
誘起されるノイズから影響を受けないことを知り得る。
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。では、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によってセンスアンプ回路６００はエネイブルさ
れてデータ感知増幅動作をし、上記伝達トランジスタ６
５０、６６０はセンスアンプ回路６００とデータラッチ
回路７００を連結させる。すなわち、このときにセンス
アンプ回路６００の出力になるデータライン６０１、６
０２（Ａ）が等化されてある状態であり、これはデータ
ラッチ回路７００の出力端の状態をフローティング状態
に置くので、この期間中にセンスアンプ回路６００が内
部でデータ感知増幅動作中であってもＩ／Ｏパッド等で
誘起されるノイズから影響を受けないことを知り得る。
【００１４】その後に、センスアンプ回路６００の感知
増幅動作が同じであるとして出力されるすぐ前に上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号として示すこと
になる。インバーター６３０、６４０を通過した信号は
第２電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”
及び“ロウ”、または“ロウ”及び“ハイ”状態に作
る。それで、ＸＮＯＲゲート６７０の出力６０７（Ｄ）
は“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”状態になる。
増幅動作が同じであるとして出力されるすぐ前に上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号として示すこと
になる。インバーター６３０、６４０を通過した信号は
第２電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”
及び“ロウ”、または“ロウ”及び“ハイ”状態に作
る。それで、ＸＮＯＲゲート６７０の出力６０７（Ｄ）
は“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”状態になる。
【００１５】ここで、上記ＡＴＤ信号６０４（Ｆ）は前
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン
（Ａ）からデータ出力状態が終了される前と、又はデー
タが出力される前の所定時間の間にのみ“ハイ”状態と
してディスエーブルされてある。
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン
（Ａ）からデータ出力状態が終了される前と、又はデー
タが出力される前の所定時間の間にのみ“ハイ”状態と
してディスエーブルされてある。
【００１６】結局、上記ＮＯＲゲート６８０の出力６０
８（Ｅ）の出力が“ハイ”状態であるので、センスアン
プ回路６００及び伝達トランジスタ６５０、６６０はデ
ィスエーブル状態になる。すなわち、上記センスアンプ
回路６００から読出しデータがでる直後からセンスアン
プ回路６００がディスエーブルされることは勿論のこ
と、上記伝達トランジスタ６５０、６６０のターンオフ
によってＩ／Ｏパッド等の出力端から完全に遮断され
る。そして、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶されてある状態でいる。
８（Ｅ）の出力が“ハイ”状態であるので、センスアン
プ回路６００及び伝達トランジスタ６５０、６６０はデ
ィスエーブル状態になる。すなわち、上記センスアンプ
回路６００から読出しデータがでる直後からセンスアン
プ回路６００がディスエーブルされることは勿論のこ
と、上記伝達トランジスタ６５０、６６０のターンオフ
によってＩ／Ｏパッド等の出力端から完全に遮断され
る。そして、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶されてある状態でいる。
【００１７】一方、ＡＴＤ信号６０４（Ｆ）は読出しサ
イクルでアドレス信号が変換すると“ハイ”状態を一定
期間維持するが、これによってＮＯＲゲート６８０の出
力６０８（Ｅ）が常に“ロウ”状態になる。これは、セ
ンスアンプ回路６００の出力が有効な読出しデータにな
ることによって出力データ感知用であるＸＮＯＲゲート
６７０の出力６０７（Ｄ）が出るときまでのみ影響を及
ぶようにし、上記ＸＮＯＲゲート６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点においては、これによってＮＯＲゲート６８０の出力
６０８（Ｅ）が決定されるようにすることによって、適
切なセンスアンプ回路６００の出力を制御するようにす
るためである。
イクルでアドレス信号が変換すると“ハイ”状態を一定
期間維持するが、これによってＮＯＲゲート６８０の出
力６０８（Ｅ）が常に“ロウ”状態になる。これは、セ
ンスアンプ回路６００の出力が有効な読出しデータにな
ることによって出力データ感知用であるＸＮＯＲゲート
６７０の出力６０７（Ｄ）が出るときまでのみ影響を及
ぶようにし、上記ＸＮＯＲゲート６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点においては、これによってＮＯＲゲート６８０の出力
６０８（Ｅ）が決定されるようにすることによって、適
切なセンスアンプ回路６００の出力を制御するようにす
るためである。
【００１８】
【発明の効果】上述のように本発明はセンスアンプ回路
の有効な出力データが発生時にこの出力データの状態を
感知して、上記センスアンプ回路をディスエーブルさ
せ、Ｉ／Ｏパッド等の最終出力端から上記センスアンプ
回路の出力端を隔離させることによってセンスアンプ回
路の不必要な動作消費電流とＩ／Ｏパッド等から誘起さ
れるノイズによる影響を最小化し得る効果がある。
の有効な出力データが発生時にこの出力データの状態を
感知して、上記センスアンプ回路をディスエーブルさ
せ、Ｉ／Ｏパッド等の最終出力端から上記センスアンプ
回路の出力端を隔離させることによってセンスアンプ回
路の不必要な動作消費電流とＩ／Ｏパッド等から誘起さ
れるノイズによる影響を最小化し得る効果がある。
【００１９】
【図１】本発明の回路図である。
【図２】図１のＸＮＯＲゲートの内部回路図である。
【図３】ＸＮＯＲゲートの真理表である。
【図４】本発明による動作タイミング図である。
【図５】半導体モメリー装置の概略的なブロック図であ
る。
る。
【図６】従来のセンスアンプの出力を制御する方法を示
す回路図である。
す回路図である。
６００… センスアンプ回路 ９００… Ｉ／Ｏパッド（入出力パッド） ７００… データラッチ回路 ６７０… センスアンプ出力状態感知手段 ６０８… 制御信号 ６８０… 制御信号発生手段 ６５０、６６０… 伝達手段
【手続補正書】
【提出日】平成３年７月１０日
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のセ
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
【０００２】
【従来の技術】半導体メモリー装置は、大量の情報を記
憶する部分（メモリーセル群）、指定された場所に情報
を選択的に貯蔵したり読み出されるようにする選択部分
（デコーダー等）、入出力される情報の信号状態を感知
する部分（センスアンプ等）、そして情報が通過する部
分（データバス等）とから構成されており、それらをな
るべく小さい面積に収容し、なおかつ、大容量の情報貯
蔵機能を持つようにするとともに、その動作速度の改善
および不必要な消費電力を減少させようとする問題が開
発の関心になっている。
憶する部分（メモリーセル群）、指定された場所に情報
を選択的に貯蔵したり読み出されるようにする選択部分
（デコーダー等）、入出力される情報の信号状態を感知
する部分（センスアンプ等）、そして情報が通過する部
分（データバス等）とから構成されており、それらをな
るべく小さい面積に収容し、なおかつ、大容量の情報貯
蔵機能を持つようにするとともに、その動作速度の改善
および不必要な消費電力を減少させようとする問題が開
発の関心になっている。
【０００３】特に、上記情報を感知する部分、すなわち
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されると言うこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。そして、ロウデ
コーダー３００およびカラムデコーダー４００によって
メモリーセルアレイ１００内のメモリーセルが選択され
る。選択されたメモリーセルからデータが読み出されて
くると、これはセンスアンプ回路６００、データラッチ
回路７００からデ―タ出力バッファ８００を経て１／Ｏ
パッド９００で出力される。
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されると言うこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。そして、ロウデ
コーダー３００およびカラムデコーダー４００によって
メモリーセルアレイ１００内のメモリーセルが選択され
る。選択されたメモリーセルからデータが読み出されて
くると、これはセンスアンプ回路６００、データラッチ
回路７００からデ―タ出力バッファ８００を経て１／Ｏ
パッド９００で出力される。
【０００４】このとき、上記アドレスバッファ２００の
信号を入力するＡＴＤ回路（ＡｄｄｒｅｓｓＴｒａｎｓ
ｉｔｉｏｎＤｅｔｅｃｔｏｒ）５００はアドレス信号が
変換（ｔｒａｎｓｉｔｉｏｎ）するときに、これを感知
する信号を出力して上記センスアンプ回路６００および
データラッチ回路７００の入出力を制御する。図５で上
記ＡＴＤ回路５００の出力信号、すなわちアドレス変換
感知信号を利用してセンスアンプ回路６００とデータラ
ッチ回路７００との間の信号ラインを制御する従来の方
法が図６に示されている。
信号を入力するＡＴＤ回路（ＡｄｄｒｅｓｓＴｒａｎｓ
ｉｔｉｏｎＤｅｔｅｃｔｏｒ）５００はアドレス信号が
変換（ｔｒａｎｓｉｔｉｏｎ）するときに、これを感知
する信号を出力して上記センスアンプ回路６００および
データラッチ回路７００の入出力を制御する。図５で上
記ＡＴＤ回路５００の出力信号、すなわちアドレス変換
感知信号を利用してセンスアンプ回路６００とデータラ
ッチ回路７００との間の信号ラインを制御する従来の方
法が図６に示されている。
【０００５】
【発明が解決しようとする課題】図６に図示のようにセ
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達トランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次のよう
な二つの問題点がある。第一に、センスアンプが出力を
送り出した後にまだエネイブルされている状態で、デー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイングｖｏｌｔａｇ
ｅｓｗｉｎｇ）によるノイズで、センスアンプが影響を
受けるようになるという点である。第二に、センスアン
プが出力を送り出した後に上記ＡＴＤ信号等によって上
記センスアンプをディスエ―ブルさせる場合には、セン
スアンプの出力が出た以後からＡＴＤ信号によってディ
スエーブルされる時点まで、センスアンプはアクティブ
状態にあるので、この間の動作消費電流を減少させるに
は限界がある。結果的に、センスアンプは、センスアン
プから出力される時点とＩ／Ｏパッドでデータが最終的
に読み出される時点が適切に分離されなければ、Ｉ／Ｏ
パッドからセンスアンプに誘起されるノイズと、センス
アンプ動作のための消費電流を減少することができな
い。
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達トランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次のよう
な二つの問題点がある。第一に、センスアンプが出力を
送り出した後にまだエネイブルされている状態で、デー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイングｖｏｌｔａｇ
ｅｓｗｉｎｇ）によるノイズで、センスアンプが影響を
受けるようになるという点である。第二に、センスアン
プが出力を送り出した後に上記ＡＴＤ信号等によって上
記センスアンプをディスエ―ブルさせる場合には、セン
スアンプの出力が出た以後からＡＴＤ信号によってディ
スエーブルされる時点まで、センスアンプはアクティブ
状態にあるので、この間の動作消費電流を減少させるに
は限界がある。結果的に、センスアンプは、センスアン
プから出力される時点とＩ／Ｏパッドでデータが最終的
に読み出される時点が適切に分離されなければ、Ｉ／Ｏ
パッドからセンスアンプに誘起されるノイズと、センス
アンプ動作のための消費電流を減少することができな
い。
【０００６】したがって、本発明の目的は半導体メモリ
ー装置におけるセンスアンプが、入出力パッドから誘起
されるノイズに対して鈍感となるようにセンスアンプの
出力を調整する回路を提供することにある。本発明のま
た他の目的は動作時の消費電流を最小にしうるようにセ
ンスアンプの出力を制御する回路を提供することにあ
る。
ー装置におけるセンスアンプが、入出力パッドから誘起
されるノイズに対して鈍感となるようにセンスアンプの
出力を調整する回路を提供することにある。本発明のま
た他の目的は動作時の消費電流を最小にしうるようにセ
ンスアンプの出力を制御する回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、選択されたメモリーセルから読み出さ
れたデータを感知増幅して出力するためのセンスアンプ
回路と、入出力パッドと連結されたデータラッチ回路を
具備したセンスアンプの出力制御回路において、上記セ
ンスアンプから出力される一対のデータの状態を感知す
るセンスアンプ出力状態感知手段と、アドレス変換を感
知する信号と上記センスアンプ出力状態感知手段の出力
を入力して所定の制御信号を発生する制御信号発生手段
と、上記センスアンプ回路とデータラッチ回路との間に
連結され、上記制御信号発生手段の出力に応答する伝達
手段とから構成される。
達成するために、選択されたメモリーセルから読み出さ
れたデータを感知増幅して出力するためのセンスアンプ
回路と、入出力パッドと連結されたデータラッチ回路を
具備したセンスアンプの出力制御回路において、上記セ
ンスアンプから出力される一対のデータの状態を感知す
るセンスアンプ出力状態感知手段と、アドレス変換を感
知する信号と上記センスアンプ出力状態感知手段の出力
を入力して所定の制御信号を発生する制御信号発生手段
と、上記センスアンプ回路とデータラッチ回路との間に
連結され、上記制御信号発生手段の出力に応答する伝達
手段とから構成される。
【０００８】
【実施例】以下、本発明を添付図面に基づいて説明す
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０内のデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０と、ＰＭＯＳとなって
いる伝達トランジスタ６５０及び６６０とが位置して、
データラッチ回路７００とセンスアンプ回路６００を連
結している。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲー卜に供給され
る。
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０内のデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０と、ＰＭＯＳとなって
いる伝達トランジスタ６５０及び６６０とが位置して、
データラッチ回路７００とセンスアンプ回路６００を連
結している。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲー卜に供給され
る。
【０００９】図２は上記図１に図示されたＸＮＯＲゲ―
ト６７０の内部回路図であり、図３はそれによる真理表
である。ＸＮＯＲゲートは図２の回路動作から知り得る
ように２個の入力６０５、６０６がすべて“０”状態ま
たは“１”状態である場合に、トランスミッションゲー
ト６７３または６７４が交代に動作して常に“１”を出
力し、上記入力６０５、６０６が相互に異なる論理状態
を持つ場合にのみ“０”を出力する。
ト６７０の内部回路図であり、図３はそれによる真理表
である。ＸＮＯＲゲートは図２の回路動作から知り得る
ように２個の入力６０５、６０６がすべて“０”状態ま
たは“１”状態である場合に、トランスミッションゲー
ト６７３または６７４が交代に動作して常に“１”を出
力し、上記入力６０５、６０６が相互に異なる論理状態
を持つ場合にのみ“０”を出力する。
【００１０】図４は本発明によるセンスアンプ出力制御
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態を
示し、（Ｂ）はデータライン等化信号６０３を、（Ｃ）
は第１または第２接続ノードの電位状態を、（Ｄ）はＸ
ＮＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲー
ト６８０の出力電位を示し、（Ｆ）はＡＴＤ信号６０４
のレベルを各々示す。
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態を
示し、（Ｂ）はデータライン等化信号６０３を、（Ｃ）
は第１または第２接続ノードの電位状態を、（Ｄ）はＸ
ＮＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲー
ト６８０の出力電位を示し、（Ｆ）はＡＴＤ信号６０４
のレベルを各々示す。
【００１１】では、上記図４の動作タイミング図によっ
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）のアドレ
ス信号が変換するときエネイブルされる信号である。ま
た、上記センスアンプ回路６００と伝達トランジスタ６
５０、６６０はＮＯＲゲート６８０の出力６０８（Ｅ）
が“ロウ”状態であるとき共にエネブルされる。データ
ライン等化信号６０３（Ｂ）が“ロウ”状態となると、
等化用ＰＭＯＳトランジスタ６２０が導通してデ―タラ
イン対６０１、６０２は（１／２）Ｖｃｃレベルに等化
（ｅｑｕａｌｉｚａｔｉｏｎ）される。これは、センス
アンプ回路６００が、アドレス信号の変換によって選ば
れたメモリセルの電圧を感知、増幅し、そしてデータラ
イン６０１と６０２は、センスアンプの最初の出力発生
の後の次の動作のために等化されるという動作を意味
し、このような動作は一般的なメモリー装置において使
用される方式である。
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）のアドレ
ス信号が変換するときエネイブルされる信号である。ま
た、上記センスアンプ回路６００と伝達トランジスタ６
５０、６６０はＮＯＲゲート６８０の出力６０８（Ｅ）
が“ロウ”状態であるとき共にエネブルされる。データ
ライン等化信号６０３（Ｂ）が“ロウ”状態となると、
等化用ＰＭＯＳトランジスタ６２０が導通してデ―タラ
イン対６０１、６０２は（１／２）Ｖｃｃレベルに等化
（ｅｑｕａｌｉｚａｔｉｏｎ）される。これは、センス
アンプ回路６００が、アドレス信号の変換によって選ば
れたメモリセルの電圧を感知、増幅し、そしてデータラ
イン６０１と６０２は、センスアンプの最初の出力発生
の後の次の動作のために等化されるという動作を意味
し、このような動作は一般的なメモリー装置において使
用される方式である。
【００１２】上記データライン６０１、６０２が（１／
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
【００１３】上記第１及び第２接続ノード６０５、６０
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。この時、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によって、センスアンプ回路６００はエネイブル
されてデータ感知増幅動作をし、上記伝達トランジスタ
６５０、６６０はセンスアンプ回路６００とデータラッ
チ回路７００を連結させる。このときにセンスアンプ回
路６００の出力になるデータライン６０１、６０２
（Ａ）は等化されている状態であり、これはデータラッ
チ回路７００の出力端の状態をフローティング状態に置
くので、この期間中にセンスアンプ回路６００が内部で
データ感知増幅動作中であっても１／Ｏパッド等で誘起
されるノイズから影響を受けないことを知り得る。
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。この時、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によって、センスアンプ回路６００はエネイブル
されてデータ感知増幅動作をし、上記伝達トランジスタ
６５０、６６０はセンスアンプ回路６００とデータラッ
チ回路７００を連結させる。このときにセンスアンプ回
路６００の出力になるデータライン６０１、６０２
（Ａ）は等化されている状態であり、これはデータラッ
チ回路７００の出力端の状態をフローティング状態に置
くので、この期間中にセンスアンプ回路６００が内部で
データ感知増幅動作中であっても１／Ｏパッド等で誘起
されるノイズから影響を受けないことを知り得る。
【００１４】その後に、センスアンプ回路６００の感知
増幅動作が同じであるとして出力される直前に、上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号を示すことにな
る。インバーター６３０、６４０を通過した信号は第２
電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”及び
“ロウ”、または“ロウ”及び“ハイ”状態に作る。そ
れにより、ＸＮＯＲゲート６７０の出力６０７（Ｄ）は
“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”状態になる。
増幅動作が同じであるとして出力される直前に、上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号を示すことにな
る。インバーター６３０、６４０を通過した信号は第２
電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”及び
“ロウ”、または“ロウ”及び“ハイ”状態に作る。そ
れにより、ＸＮＯＲゲート６７０の出力６０７（Ｄ）は
“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”状態になる。
【００１５】ここで、上記ＡＴＤ信号６０４（Ｆ）は前
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン６
０１、６０２（Ａ）のデータ出力状態が終了される前
と、データが出力される前の所定時間の間にのみ“ハ
イ”状態としてディスエーブルされる。
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン６
０１、６０２（Ａ）のデータ出力状態が終了される前
と、データが出力される前の所定時間の間にのみ“ハ
イ”状態としてディスエーブルされる。
【００１６】結果的に、上記ＮＯＲゲート６８０の出力
６０８（Ｅ）の出力が“ハイ”状態であるので、センス
アンプ回路６００及び伝達トランジスタ６５０、６６０
はディスエーブル状態になる。すなわち、上記センスア
ンプ回路６００から読出しデータが出た直後からセンス
アンプ回路６００がディスエーブルされることは勿論の
こと、上記伝達トランジスタ６５０、６６０のターンオ
フによって１／Ｏパッド等の出力端からも完全に遮断さ
れる。一方、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶された状態にある。
６０８（Ｅ）の出力が“ハイ”状態であるので、センス
アンプ回路６００及び伝達トランジスタ６５０、６６０
はディスエーブル状態になる。すなわち、上記センスア
ンプ回路６００から読出しデータが出た直後からセンス
アンプ回路６００がディスエーブルされることは勿論の
こと、上記伝達トランジスタ６５０、６６０のターンオ
フによって１／Ｏパッド等の出力端からも完全に遮断さ
れる。一方、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶された状態にある。
【００１７】さらに、ＡＴＤ信号６０４（Ｆ）は、読出
しサイクルでアドレス信号が変換すると“ハイ”状態を
一定時間維持するため、これによってＮＯＲゲート６８
０の出力６０８（Ｅ）が常に“ロウ”状態になる。これ
は、センスアンプ回路６００の出力が有効な読出しデー
タになることによって出力データ感知用であるＸＮＯＲ
ゲート６７０の出力６０７（Ｄ）が出力される、そのと
きまでのみＩ／Ｏパッドの影響が及ぶようにするためで
ある。さらに、上記ＸＮＯＲゲ―ト６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点で、それによってＮＯＲゲート６８０の出力６０８
（Ｅ）が決定されるようにすることによって、適切なセ
ンスアンプ回路６００の出力を制御することができるよ
うになる。
しサイクルでアドレス信号が変換すると“ハイ”状態を
一定時間維持するため、これによってＮＯＲゲート６８
０の出力６０８（Ｅ）が常に“ロウ”状態になる。これ
は、センスアンプ回路６００の出力が有効な読出しデー
タになることによって出力データ感知用であるＸＮＯＲ
ゲート６７０の出力６０７（Ｄ）が出力される、そのと
きまでのみＩ／Ｏパッドの影響が及ぶようにするためで
ある。さらに、上記ＸＮＯＲゲ―ト６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点で、それによってＮＯＲゲート６８０の出力６０８
（Ｅ）が決定されるようにすることによって、適切なセ
ンスアンプ回路６００の出力を制御することができるよ
うになる。
【００１８】
【発明の効果】上述のように本発明は、センスアンプ回
路の有効な出力データが発生したときに、この出力デー
タの状態を感知して上記センスアンプ回路をディスエー
ブルさせ、Ｉ／Ｏパッド等の最終出力端から上記センス
アンプ回路の出力端を隔離することによって、センスア
ンプ回路の不必要な動作消費電流とＩ／Ｏパッド等から
誘起されるノイズによる影響を最小化し得る効果があ
る。 ─────────────────────────────────────────────────────
路の有効な出力データが発生したときに、この出力デー
タの状態を感知して上記センスアンプ回路をディスエー
ブルさせ、Ｉ／Ｏパッド等の最終出力端から上記センス
アンプ回路の出力端を隔離することによって、センスア
ンプ回路の不必要な動作消費電流とＩ／Ｏパッド等から
誘起されるノイズによる影響を最小化し得る効果があ
る。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のセ
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
【０００２】
【従来の技術】半導体メモリー装置は、大量の情報を記
憶する部分（メモリーセル群）、指定された場所に情報
を選択的に貯蔵したり読み出されるようにする選択部分
（デコーダー等）、入出力される情報の信号状態を感知
する部分（センスアンプ等）、そして情報が通過する部
分（データバス等）とから構成されており、それらをな
るべく小さい面積に収容し、なおかつ、大容量の情報貯
蔵機能を持つようにするとともに、その動作速度の改善
および不必要な消費電力を減少させようとする問題が開
発の関心になっている。
憶する部分（メモリーセル群）、指定された場所に情報
を選択的に貯蔵したり読み出されるようにする選択部分
（デコーダー等）、入出力される情報の信号状態を感知
する部分（センスアンプ等）、そして情報が通過する部
分（データバス等）とから構成されており、それらをな
るべく小さい面積に収容し、なおかつ、大容量の情報貯
蔵機能を持つようにするとともに、その動作速度の改善
および不必要な消費電力を減少させようとする問題が開
発の関心になっている。
【０００３】特に、上記情報を感知する部分、すなわち
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されると言うこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。そして、ロウデ
コーダー３００およびカラムデコーダー４００によって
メモリーセルアレイ１００内のメモリーセルが選択され
る。選択されたメモリーセルからデータが読み出されて
くると、これはセンスアンプ回路６００、データラッチ
回路７００からデータ出力バッファ８００を経てＩ／Ｏ
パッド９００で出力される。
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されると言うこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。そして、ロウデ
コーダー３００およびカラムデコーダー４００によって
メモリーセルアレイ１００内のメモリーセルが選択され
る。選択されたメモリーセルからデータが読み出されて
くると、これはセンスアンプ回路６００、データラッチ
回路７００からデータ出力バッファ８００を経てＩ／Ｏ
パッド９００で出力される。
【０００４】このとき、上記アドレスバッファ２００の
信号を入力するＡＴＤ回路（Ａｄｄｒｅｓｓ Ｔｒａｎ
ｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）５００はアドレス信
号が変換（ｔｒａｎｓｉｔｉｏｎ）するときに、これを
感知する信号を出力して上記センスアンプ回路６００お
よびデータラッチ回路７００の入出力を制御する。図５
で上記ＡＴＤ回路５００の出力信号、すなわちアドレス
変換感知信号を利用してセンスアンプ回路６００とデー
タラッチ回路７００との間の信号ラインを制御する従来
の方法が図６に示されている。
信号を入力するＡＴＤ回路（Ａｄｄｒｅｓｓ Ｔｒａｎ
ｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）５００はアドレス信
号が変換（ｔｒａｎｓｉｔｉｏｎ）するときに、これを
感知する信号を出力して上記センスアンプ回路６００お
よびデータラッチ回路７００の入出力を制御する。図５
で上記ＡＴＤ回路５００の出力信号、すなわちアドレス
変換感知信号を利用してセンスアンプ回路６００とデー
タラッチ回路７００との間の信号ラインを制御する従来
の方法が図６に示されている。
【０００５】
【発明が解決しようとする課題】図６に図示のようにセ
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達トランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次のよう
な二つの問題点がある。第一に、センスアンプが出力を
送り出した後にまだエネイブルされている状態で、デー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイング（ｖｏｌｔａ
ｇｅ ｓｗｉｎｇ）によるノイズで、センスアンプが影
響を受けるようになるという点である。第二に、センス
アンプが出力を送り出した後に上記ＡＴＤ信号等によっ
て上記センスアンプをディスエーブルさせる場合には、
センスアンプの出力が出た以後からＡＴＤ信号によって
ディスエーブルされる時点まで、センスアンプはアクテ
ィブ状態にあるので、この間の動作消費電流を減少させ
るには限界がある。結果的に、センスアンプは、センス
アンプから出力される時点とＩ／Ｏパッドでデータが最
終的に読み出される時点が適切に分離されなければ、Ｉ
／Ｏパッドからセンスアンプに誘起されるノイズと、セ
ンスアンプ動作のための消費電流を減少することができ
ない
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達トランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次のよう
な二つの問題点がある。第一に、センスアンプが出力を
送り出した後にまだエネイブルされている状態で、デー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイング（ｖｏｌｔａ
ｇｅ ｓｗｉｎｇ）によるノイズで、センスアンプが影
響を受けるようになるという点である。第二に、センス
アンプが出力を送り出した後に上記ＡＴＤ信号等によっ
て上記センスアンプをディスエーブルさせる場合には、
センスアンプの出力が出た以後からＡＴＤ信号によって
ディスエーブルされる時点まで、センスアンプはアクテ
ィブ状態にあるので、この間の動作消費電流を減少させ
るには限界がある。結果的に、センスアンプは、センス
アンプから出力される時点とＩ／Ｏパッドでデータが最
終的に読み出される時点が適切に分離されなければ、Ｉ
／Ｏパッドからセンスアンプに誘起されるノイズと、セ
ンスアンプ動作のための消費電流を減少することができ
ない
【０００６】したがって、本発明の目的は半導体メモリ
ー装置におけるセンスアンプが、入出力パッドから誘起
されるノイズに対して鈍感となるようにセンスアンプの
出力を調整する回路を提供することにある本発明のまた
他の目的は動作時の消費電流を最小にしうるようにセン
スアンプの出力を制御する回路を提供することにある。
ー装置におけるセンスアンプが、入出力パッドから誘起
されるノイズに対して鈍感となるようにセンスアンプの
出力を調整する回路を提供することにある本発明のまた
他の目的は動作時の消費電流を最小にしうるようにセン
スアンプの出力を制御する回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、選択されたメモリーセルから読み出さ
れたデータを感知増幅して出力するためのセンスアンプ
回路と、入出力パッドと連結されたデータラッチ回路を
具備したセンスアンプの出力制御回路において、上記セ
ンスアンプから出力される一対のデータの状態を感知す
るセンスアンプ出力状態感知手段と、アドレス変換を感
知する信号と上記センスアンプ出力状態感知手段の出力
を入力して所定の制御信号を発生する制御信号発生手段
と、上記センスアンプ回路とデータラッチ回路との間に
連結され、上記制御信号発生手段の出力に応答する伝達
手段とから構成される。
達成するために、選択されたメモリーセルから読み出さ
れたデータを感知増幅して出力するためのセンスアンプ
回路と、入出力パッドと連結されたデータラッチ回路を
具備したセンスアンプの出力制御回路において、上記セ
ンスアンプから出力される一対のデータの状態を感知す
るセンスアンプ出力状態感知手段と、アドレス変換を感
知する信号と上記センスアンプ出力状態感知手段の出力
を入力して所定の制御信号を発生する制御信号発生手段
と、上記センスアンプ回路とデータラッチ回路との間に
連結され、上記制御信号発生手段の出力に応答する伝達
手段とから構成される。
【０００８】
【実施例】以下、本発明を添付図面に基づいて説明す
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０内のデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０と、ＰＭＯＳとなって
いる伝達トランジスタ６５０及び６６０とが位置して、
データラッチ回路７００とセンスアンプ回路６００を連
結している。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲートに供給され
る。
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０内のデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０と、ＰＭＯＳとなって
いる伝達トランジスタ６５０及び６６０とが位置して、
データラッチ回路７００とセンスアンプ回路６００を連
結している。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲートに供給され
る。
【０００９】図２は上記図１に図示されたＸＮＯＲゲー
ト６７０の内部回路図であり、図３はそれによる真理値
表である。ＸＮＯＲゲートは図２の回路動作から知り得
るように２個の入力６０５、６０６がすべて“０”状態
または“１”状態である場合に、トランスミッションゲ
ート６７３または６７４が交代に動作して常に“１”を
出力し、上記入力６０５、６０６が相互に異なる論理状
態を持つ場合にのみ“０”を出力する。
ト６７０の内部回路図であり、図３はそれによる真理値
表である。ＸＮＯＲゲートは図２の回路動作から知り得
るように２個の入力６０５、６０６がすべて“０”状態
または“１”状態である場合に、トランスミッションゲ
ート６７３または６７４が交代に動作して常に“１”を
出力し、上記入力６０５、６０６が相互に異なる論理状
態を持つ場合にのみ“０”を出力する。
【００１０】図４は本発明によるセンスアンプ出力制御
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態
を、（Ｂ）はデータライン等化信号６０３を、（Ｃ）は
第１または第２接続ノードの電位状態を、（Ｄ）はＸＮ
ＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲート
６８０の出力電位を、（Ｆ）はＡＴＤ信号６０４のレベ
ルを、各々示す。
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態
を、（Ｂ）はデータライン等化信号６０３を、（Ｃ）は
第１または第２接続ノードの電位状態を、（Ｄ）はＸＮ
ＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲート
６８０の出力電位を、（Ｆ）はＡＴＤ信号６０４のレベ
ルを、各々示す。
【００１１】では、上記図４の動作タイミング図によっ
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）のアドレ
ス信号が変換するときエネイブルされる信号である。ま
た、上記センスアンプ回路６００と伝達トランジスタ６
５０、６６０はＮＯＲゲート６８０の出力６０８（Ｅ）
が“ロウ”状態であるとき共にエネイブルされる。デー
タライン等化信号６０３（Ｂ）が“ロウ”状態となる
と、等化用ＰＭＯＳトランジスタ６２０が導通してデー
タライン対６０１、６０２は（１／２）Ｖｃｃレベルに
等化（ｅｑｕａｌｉｚａｔｉｏｎ）される。これは、セ
ンスアンプ回路６００が、アドレス信号の変換によって
選ばれたメモリセルの電圧を感知、増幅し、そしてデー
タライン６０１と６０２は、センスアンプの最初の出力
発生の後の次の動作のために等化されるという動作を意
味し、このような動作は一般的なメモリー装置において
使用される方式である。
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）のアドレ
ス信号が変換するときエネイブルされる信号である。ま
た、上記センスアンプ回路６００と伝達トランジスタ６
５０、６６０はＮＯＲゲート６８０の出力６０８（Ｅ）
が“ロウ”状態であるとき共にエネイブルされる。デー
タライン等化信号６０３（Ｂ）が“ロウ”状態となる
と、等化用ＰＭＯＳトランジスタ６２０が導通してデー
タライン対６０１、６０２は（１／２）Ｖｃｃレベルに
等化（ｅｑｕａｌｉｚａｔｉｏｎ）される。これは、セ
ンスアンプ回路６００が、アドレス信号の変換によって
選ばれたメモリセルの電圧を感知、増幅し、そしてデー
タライン６０１と６０２は、センスアンプの最初の出力
発生の後の次の動作のために等化されるという動作を意
味し、このような動作は一般的なメモリー装置において
使用される方式である。
【００１２】上記データライン６０１、６０２が（１／
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
【００１３】上記第１及び第２接続ノード６０５、６０
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。この時、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によって、センスアンプ回路６００はエネイブル
されてデータ感知増幅動作をし、上記伝達トランジスタ
６５０、６６０はセンスアンプ回路６００とデータラッ
チ回路７００を連結させる。このときにセンスアンプ回
路６００の出力になるデータライン６０１、６０２
（Ａ）は等化されている状態であり、これはデータラッ
チ回路７００の出力端の状態をフローティング状態に置
くので、この期間中にセンスアンプ回路６００が内部で
データ感知増幅動作中であってもＩ／Ｏパッド等で誘起
されるノイズから影響を受けないことを知り得る
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。この時、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によって、センスアンプ回路６００はエネイブル
されてデータ感知増幅動作をし、上記伝達トランジスタ
６５０、６６０はセンスアンプ回路６００とデータラッ
チ回路７００を連結させる。このときにセンスアンプ回
路６００の出力になるデータライン６０１、６０２
（Ａ）は等化されている状態であり、これはデータラッ
チ回路７００の出力端の状態をフローティング状態に置
くので、この期間中にセンスアンプ回路６００が内部で
データ感知増幅動作中であってもＩ／Ｏパッド等で誘起
されるノイズから影響を受けないことを知り得る
【００１４】その後に、センスアンプ回路６００の感知
増幅動作が同じであるとして出力される直前に、上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号を示すことにな
る。インバーター６３０、６４０を通過した信号は第２
電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”及び
“ロウ”、または“ロウ”及び“ハイ”状態に作る。そ
れにより、ＸＮＯＲゲート６７０の出力６０７（Ｄ）は
“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”伏態になる。
増幅動作が同じであるとして出力される直前に、上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号を示すことにな
る。インバーター６３０、６４０を通過した信号は第２
電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”及び
“ロウ”、または“ロウ”及び“ハイ”状態に作る。そ
れにより、ＸＮＯＲゲート６７０の出力６０７（Ｄ）は
“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”伏態になる。
【００１５】ここで、上記ＡＴＤ信号６０４（Ｆ）は前
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン６
０１、６０２（Ａ）のデータ出力状態が終了される前
と、データが出力される前の所定時間の間にのみ“ハ
イ”状態としてディスエーブルされる。
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン６
０１、６０２（Ａ）のデータ出力状態が終了される前
と、データが出力される前の所定時間の間にのみ“ハ
イ”状態としてディスエーブルされる。
【００１６】結果的に、上記ＮＯＲゲート６８０の出力
６０８（Ｅ）の出力が“ハイ”状態であるので、センス
アンプ回路６００及び伝達トランジスタ６５０、６６０
はディスエーブル状態になる。すなわち、上記センスア
ンプ回路６００から読出しデータが出た直後からセンス
アンプ回路６００がディスエーブルされることは勿論の
こと、上記伝達トランジスタ６５０、６６０のターンオ
フによってＩ／Ｏパッド等の出力端からも完全に遮断さ
れる。一方、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶された状態にある。
６０８（Ｅ）の出力が“ハイ”状態であるので、センス
アンプ回路６００及び伝達トランジスタ６５０、６６０
はディスエーブル状態になる。すなわち、上記センスア
ンプ回路６００から読出しデータが出た直後からセンス
アンプ回路６００がディスエーブルされることは勿論の
こと、上記伝達トランジスタ６５０、６６０のターンオ
フによってＩ／Ｏパッド等の出力端からも完全に遮断さ
れる。一方、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶された状態にある。
【００１７】さらに、ＡＴＤ信号６０４（Ｆ）は、読出
しサイクルでアドレス信号が変換すると“ハイ”状態を
一定時間維持するため、これによってＮＯＲゲート６８
０の出力６０８（Ｅ）が常に“ロウ”状態になる。これ
は、センスアンプ回路６００の出力が有効な読出しデー
タになることによって出力データ感知用であるＸＮＯＲ
ゲート６７０の出力６０７（Ｄ）が出力される、そのと
きまでのみＩ／Ｏパッドの影響が及ぶようにするためで
ある。さらに、上記ＸＮＯＲゲート６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点で、それによってＮＯＲゲート６８０の出力６０８
（Ｅ）が決定されるようにすることによって、適切なセ
ンスアンプ回路６００の出力を制御することができるよ
うになる。
しサイクルでアドレス信号が変換すると“ハイ”状態を
一定時間維持するため、これによってＮＯＲゲート６８
０の出力６０８（Ｅ）が常に“ロウ”状態になる。これ
は、センスアンプ回路６００の出力が有効な読出しデー
タになることによって出力データ感知用であるＸＮＯＲ
ゲート６７０の出力６０７（Ｄ）が出力される、そのと
きまでのみＩ／Ｏパッドの影響が及ぶようにするためで
ある。さらに、上記ＸＮＯＲゲート６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点で、それによってＮＯＲゲート６８０の出力６０８
（Ｅ）が決定されるようにすることによって、適切なセ
ンスアンプ回路６００の出力を制御することができるよ
うになる。
【００１８】
【発明の効果】上述のように本発明は、センスアンプ回
路の有効な出力データが発生したときに、この出力デー
タの状態を感知して上記センスアンプ回路をディスエー
ブルさせ、Ｉ／Ｏパッド等の最終出力端から上記センス
アンプ回路の出力端を隔離することによって、センスア
ンプ回路の不必要な動作消費電流とＩ／Ｏパッド等から
誘起されるノイズによる影響を最小化し得る効果があ
る。
路の有効な出力データが発生したときに、この出力デー
タの状態を感知して上記センスアンプ回路をディスエー
ブルさせ、Ｉ／Ｏパッド等の最終出力端から上記センス
アンプ回路の出力端を隔離することによって、センスア
ンプ回路の不必要な動作消費電流とＩ／Ｏパッド等から
誘起されるノイズによる影響を最小化し得る効果があ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５３ Ｅ
Claims (4)
- 【請求項１】 選択されたメモリーセルから読み出され
たデータを感知増幅して出力するためのセンスアンプ回
路と入出力パッドと連結されたデータラッチ回路を具備
したセンスアンプの出力制御回路において、 上記センスアンプ回路から出力される一対のデータの状
態を感知するセンスアンプ出力状態感知手段６７０と、 アドレス変換を感知する信号と上記センスアンプ出力状
態感知手段６７０の出力を入力して所定の制御信号６０
８を発生する制御信号発生手段６８０と、 上記センスアンプ回路とデータラッチ回路との間に連結
され、上記制御信号発生手段６８０の出力に応答する伝
達手段６５０、６６０とから構成して、上記制御信号発
生手段６８０の出力が上記センスアンプ回路に復帰され
ることを特徴とするセンスアンプの出力制御回路。 - 【請求項２】 前記センスアンプ出力状態感知手段６７
０は上記センスアンプ回路の出力データ対が相互に反対
の論理状態をもつ場合に上記センスアンプ回路および伝
達手段６５０、６６０を同時にディスエーブルさせうる
信号を出力することを特徴とする請求項１に記載のセン
スアンプの出力制御回路。 - 【請求項３】 前記センスアンプ出力状態感知手段６７
０が上記一対のデータを入力する排他的ＮＯＲゲートで
構成されることを特徴とする請求項１又は２のいずれか
に記載のセンスアンプの出力制御回路。 - 【請求項４】 前記制御信号発生手段６８０が上記セン
スアンプ出力状態感知手段６７０の出力とアドレス変換
を感知する信号を入力するＮＯＲゲートで構成されるこ
とを特徴とする請求項１に記載のセンスアンプの出力制
御回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR22263 | 1990-12-27 | ||
| KR1990/22263 | 1990-12-28 | ||
| KR1019900022263A KR930008311B1 (ko) | 1990-12-28 | 1990-12-28 | 센스 앰프의 출력 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122072A true JPH07122072A (ja) | 1995-05-12 |
| JP2685656B2 JP2685656B2 (ja) | 1997-12-03 |
Family
ID=19308795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415358A Expired - Fee Related JP2685656B2 (ja) | 1990-12-28 | 1990-12-28 | センスアンプの出力制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5160861A (ja) |
| JP (1) | JP2685656B2 (ja) |
| KR (1) | KR930008311B1 (ja) |
| DE (1) | DE4100052C2 (ja) |
| GB (1) | GB2251325B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478097A (ja) * | 1990-07-13 | 1992-03-12 | Sony Corp | メモリ装置 |
| JPH0475373A (ja) * | 1990-07-18 | 1992-03-10 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| US5294847A (en) * | 1992-08-31 | 1994-03-15 | Motorola, Inc. | Latching sense amplifier |
| US5272674A (en) * | 1992-09-21 | 1993-12-21 | Atmel Corporation | High speed memory sense amplifier with noise reduction |
| US5347183A (en) * | 1992-10-05 | 1994-09-13 | Cypress Semiconductor Corporation | Sense amplifier with limited output voltage swing and cross-coupled tail device feedback |
| GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
| US5504443A (en) * | 1994-09-07 | 1996-04-02 | Cypress Semiconductor Corp. | Differential latch sense amlifiers using feedback |
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| US5745431A (en) * | 1996-01-05 | 1998-04-28 | International Business Machines Corporation | Address transition detector (ATD) for power conservation |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR910008101B1 (ko) * | 1988-12-30 | 1991-10-07 | 삼성전자 주식회사 | 반도체 메모리 소자의 피드백형 데이타 출력 회로 |
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-
1990
- 1990-12-28 JP JP2415358A patent/JP2685656B2/ja not_active Expired - Fee Related
- 1990-12-28 KR KR1019900022263A patent/KR930008311B1/ko not_active IP Right Cessation
-
1991
- 1991-01-03 DE DE4100052A patent/DE4100052C2/de not_active Expired - Fee Related
- 1991-01-15 US US07/641,277 patent/US5160861A/en not_active Expired - Lifetime
- 1991-06-07 GB GB9112284A patent/GB2251325B/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2251325A (en) | 1992-07-01 |
| KR920013460A (ko) | 1992-07-29 |
| DE4100052A1 (de) | 1992-07-02 |
| DE4100052C2 (de) | 1994-06-30 |
| GB9112284D0 (en) | 1991-07-24 |
| US5160861A (en) | 1992-11-03 |
| KR930008311B1 (ko) | 1993-08-27 |
| GB2251325B (en) | 1994-10-12 |
| JP2685656B2 (ja) | 1997-12-03 |
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