KR950001429B1 - 반도체기억장치 - Google Patents

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Abstract

내용없음.

Description

반도체기억장치
제1도는 본 발명의 1실시예를 표시하는 블록도.
제2도는 제1도의 실시예에 사용되는 센스앰프를 표시하는 회로도.
제3도는 제2도의 센스앰프의 특성을 설명하는 그래프.
제4도는 제1도의 실시예에서 데이터 판독회로의 동작을 설명하는 타임챠트.
제5도는 본 발명의 또다른 실시예에 사용된 센스앰프를 표시하는 회로도.
제6도는 본 발명의 더욱 다른 실시예를 표시하는 블록도.
제7도는 선행기술 ROM에 데이터 판독회로를 표시하는 블록도.
제8도는 선행기술의 데이터 판독회로의 동작을 설명하는 타임챠트.
제9도는 전원이 온으로 될때 선행기술의 데이터 판독회로의 동작을 설명하는 타임챠트.
제10도는 전원이 온이 될때 의사사이클의 실행되는 경우에 선행기술의 데이터 판독회로의 동작을 설명하는 타임챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 2 : 워드선
3 : 비트선 4 : 컬럼선택선
5 : FET 6 : 센스앰프
7 : 래치회로 8 : 출력회로
9 : TG회로 11 : 의사셀
13 : 의사비트선
본 발명은 마스크 ROM(판독전용 메모리(read Only Memory)), EPROM(소거가능 프로그래머블(Erassble Programmable)ROM) 또는 SRAM(스태틱 랜덤 액세스 메모리(Static Random Access Memory))와 같은 반도체기억장치에 관한 것이고, 특히, 개량된 데이터 판독회로를 가지는 반도체기억장치에 관한 것이다. 반도체기억장치에 있어서, 메모리셀에서 판독되는 데이터가 약신호이므로, 그 신호는 센스앰프에 의해 출력신호선에서 증폭되어 그리고나서 출력된다.
센스앰프가 항상 활성상태로 있으면, 반도체기억장치의 전력소비는 매우 커진다.
그러므로, 종래의 마스크 ROM등에 있어서는 메모리셀에서 판독되는 데이터가 센스앰프에 의해 증폭되고 그리고 판독데이터가 내부에 유효하게 된후, 그 유효데이터는 래치(latch)회로에서 래치된다.
그후, 센스앰프는 다음 판독까지 비활성상태에 있고, 그것에 의해 전력소모가 감축된다.
상기 구성의 마스크 ROM에서의 데이터판독회로는 제7도에 표시된다.
메모리셀(1)은 다수의 워드선(2)과 비트선(3)의 각 교차에 배열된다.
메모리셀(1)에 기억되는 데이터는 컬럼(colum)선택선(4)에 의해 제어되는 FET(5)경유 비트선(3)을 통하여 센스앰프(6)에 입력된다.
센스앰프(6)에 의해 증폭되는 데이터 SOUT는 래치회로(7)에서 래치되어 ROM의 출력데이터 DOUT로서 출력회로(8)경유 출력된다.
이 경우에 있어서는, 센스앰프(6)와 래치회로(7)는 각각 타이밍 제너레이터(TG)회로(9)에서 센서신호øSA가 래치신호 øLT를 받는다.
제8도에 표시된 것과 같이, TG회로(9)가 어드레스신호 A의 전환을 검출할때, 센스신호 øSA는 센스앰프(6)을 활성화하기 위해 High로 된다.
래치신호 øLT가 센스앰프(6)에서 래치회로(7)이 데이터 SOUT출력을 래치하도록, 판독데이터가 내부에 유효하게 된후 짧은 기간동안 High레벨에 있다.
데이타 SOUT가 래치신호 øLT의 상승에서 래치될때, 센스신호 øSA는 센스앰프(6)이 비활성화되도록 Low에 돌아오고, 이것에 의하여 센스앰프(6)의 전력소비는 다음 판독까지 억압된다.
래치회로(7)에서 래치되는 판독데이터는 소정기간동안 출력데이터 DOUT로서 출력회로(8)에서 출력될 수 있다.
그러나, 상기 구성에 있어, 어드레스신호 A가, 전원 Vcc가 제9도에 표시된 것과 같이 온으로 된후 제1액세스에서 전환되지 않는 경우에는 TG회로(9)는 출력데이터 DOUT가 무효로 지속하도록 센스신호 øSA와 잇따른 래치신호 øLT를 출력할 수 없다.
이 경우에, 동작은 의사시이클이 전원이 온이 된후 어드레스신호 A를 전환하기 위해 실행되는 그러한 복잡한 방법으로 실행되어야 하고, 그리고나서 정상어드레스신호는 제10도에 표시된 것과 같이 출력된다.
메모리셀(1)에서 판독되는 데이터가 래치회로(7)에서 한번 래치되는 상기 구성에서는, 그리고나서 출력되고, 잘못된 데이터가 전력공급선등의 소음에 의해 래치될때, 잘못된 데이터는 변환없이 출력데이터 DOUT로서 출력된다.
상기와 같이, 종래와 반도체기억장치는 센스앰프(6)의 전력소비를 억압하기 위해, 시스템이 온으로될때, 의사사이클을 요구하고, 그리고 데이터판독 오류의 가망성은 증가될 경향이 있다.
선행기술의 상기 많은 결점과 결함을 능가하는 본 발명의 반도체기억장치는 메모리셀에 기억되는 데이터를 판독하는 하나의 출력신호선에 제공되는 복수의 센스앰프와, 상기 센스앰프는 서로 병렬로 접속되고, 그리고 상기 센스앰프는 선택적으로 활성화되는 제어신호를 생성하는 제어신호 생성회로를 포함한다.
바람직한 실시예에 있어, 적어도 하나의 상기 센스앰프의 구동가능출력은 적어도 다른 하나의 상기 센스앰프의 그것보다 더크다.
상기 구성에 있어, 상기 제어신호 생성회로는 더큰 구동가능출력을 가지는 상기 적어도 하나의 센스앰프는 데이터가 판독되게 되는 어드레스가 전환된 후 소정기간동안 활성화되고, 그리고 상기 적어도 다른 하나의 센스앰프가 상기 소정기간과는 다른 시간동안 활성화되게 상기 제어신호를 생성한다.
바람직한 실시예에 있어, 상기 센스앰프는 차동형 센스앰프이다.
상기 구성에 있어서, 제어신호 생성회로는 데이터가 메모리셀에서 판독될때 하나 또는 그 이상의 정당한 센스앰프를 활성화할 수 있다.
예를 들면, 고층폭의 센스앰프는 선택되고 활성화되거나 또는 복수의 센스앰프가 활성화되어 선행기술에 있어서와 같이, 데이터는 고속으로 확실히 출력될 수 있다.
판독데이터가 유효로된후, 제어신호는 스위치되고 그리고 같은 층폭을 가지나 저전력소비로 저속으로 동작하는 센스앰프는 선택되어 활성화되고, 그것에 의해 전력소비는 선행기술에 있어서와 같이 억압될 수가 있다.
바람직하게는 활성화되는 센스앰프의 수는 축소된다. 판독데이터가 유효하게된 후라도, 적어도 하나의 센스앰프가 활성화되므로 래치회로에서 데이터를 래치하는 것이 불필요하다.
그러므로, 전력공급선등의 소음에 의해 래치하는 잘못된 데이터의 가능성은 크게 감소되고, 그리고 데이터판독오류의 가능성에서의 증가는 방지될 수 있다.
더욱, 전원이 온으로될때 센스앰프의 어느것이 활성화되고, 의사사이클이 실행되어야할 결합은 제거된다. 이리하여, 여기서 설명하는 발명은 다음 목적을 가능하게 한다.
(1) 래치회로를 필요로하지 않는 반도체기억장치를 제공하고, (2) 전원이 온일때 의사사이클을 실행하는 것이 불필요한 반도체기억장치를 제공하고, (3) 데이터판독오류의 가능성에서의 증가는 억압될 수 있는 반도체기억장치를 제공한다.
[실시예]
제1도~제4도는 본 발명의 1실시예를 표시한다.
이 실시예는 ROM이고, 같은 참조번호는 제7도에 표시된 선행기술의 것과 같은 기능을 가지는 같은 구성부분을 표시한다.
제1도의 ROM에 있어서, 메모리셀(1)은 복수의 워드선(2)은 복수의 워드선(2)과 비트선(3)의 각 교차에 배열된다.
각 비트선(3)은 컬럼선택선(4)에 의해 제어되는 FET(5) 경유 센스앰프(6a) 및 (6b)에 접속된다.
센스앰프(6a)와 (6b)는 병렬로 접속되고, 그리고 거기의 출력은 출력회로(8)에 연결된다.
출력신호(8)은 ROM의 판독데이터로서 출력데이터 DOUT를 출력한다.
TG회로(9)의 제어출력은 각각 제1센스신호(Low : 활성)과 제2센스신호(Low : 활성)을 받는 센스앰프(6a)와 (6b)에 접속된다.
센스앰프(6a)와 (6b)는 제2도에 표시된 것과 같은 방법으로 배열되는 MOSFET를 가진다.
센스앰프(6a)에 있어서, p-MOS트랜지스터 Q1및 Q2의 구동가능출력은 βp에 의해 그리고 n-MOS트랜지스터 Q3와 Q4의 구동가능출력이 βn에 의해 표시될때, p-MOS트렌지스터 Q5와 Q6의 구동가능출력과 그리고, n-MOS트렌지스터 Q7와 Q8의 구동가능출력은 센스앰프(6b)에서 각각 βp/2와 βn/2되게 세트된다.
따라서, 센스앰프(6a)와 (6b)는 제3도에 표시된 것과 같이, 같은 입·출력전압특성 Vin-Vout를 가진다.
논리한계전압의 부근에는, 센스앰프(6b)를 통하여 흐르는 전류 I2가 센스앰프(6a)를 통하여 흐르는 전류 I1의 반이다. 이것은 센스앰프(6b)의 전력소비가 센스앰프(6a)의 것 반이라는 것을 뜻한다.
상기 구성을 가지는 데이터 판독회로의 동작을 설명한다. 어드레스신호 A가 ROM에 입력될 때, 메모리셀(1)의 로우(Low)는 워드선(2)중의 하나에 의해 처음 선택된다.
그리고나서 비트선(3)중의 하나 선택된 메모리셀(1)에 기억되는 데이터가 FET(5)경유 비트선(3)에서 각 센스앰프(6a)와 (6b)에 보내어지도록 컬럼(column) 선택선선(4)중의 대응의 것에 의해 선택된다.
TG회로(9)는 제1센스신호Low와 제2센스신호High를 만들도록 어드레스신호 A의 전환을 검출한다.
이리하여, 고구동가능출력을 가지는 센스앰프(6a)는 판독데이터를 증폭하기 위해 활성화되고 그리고 데이터 SOUT로서 출력회로(8)에 보낸다.
이러한 방법으로, 메모리셀(1)에 기억되는 데이터의 약신호는 센스앰프(6a)에 의해 고속으로 확실하게 판독될 수 있다.
이리하여 판독된 데이터 SOUT가 유효된 후, TG회로(9)는 제1센스신호을 High에 그리고 제2센스신호를 Low에 스위치한다.
즉, 고구동가능출력을 가지는 센스앰프(6a)는 비활성화되고, 다른 센스앰프(6b)는 활성화된다.
그후, 센스앰프(6)는 출력회로(8)에 보내어지는 데이터 SOUT를 출력하고, 그것에 의해 ROM의 전력소비는 억압된다. 출력회로(8)는 ROM의 판독데이터로서 출력데이터 DOUT를 출력한다.
결과로서, 본 실시예에 따라 센스앰프(6b)는 판독데이터가 유효로된 후 활성상태에 있고, 그래서 선행기술에서와 같이 래치회로에서 데이터를 래치할 필요가 없어, 전력공급선등의 소음에 의한 래치하는 잘못된 데이터의 가능성은 없다. 더욱더 적어도 센스앰프(6b)가 시스템이 온이 되었을때 활성화되므로, 데이터는 어드레스신호 A의 전환이 없어도 확실하게 판독될 수 있다.
바람직하게, 센스앰프(6a)와 (6b)는 소자수를 감출하도록 제5도에 표시되는 구성을 가지게 된다.
이 경우에 있어서, 전력소비가 낮은 센스앰프(6b)는 항상 활성상태에 있고, 그리고 더욱 높은 구동가능출력의 센스앰프(6a)의 활성화는 제1센스신호과 그기의 역신호에 의해 제어된다.
센스앰프(6a)와 (6b)는 제6도에 표시된 것과 같이 차동증폭기의 형태로 구성될 수 있다.
이 경우에 있어, 기준전압을 생성하기 위해, 각 의사비트선(13)에 메모리셀(1)의 것과 같은 특성을 가지는 의사셀(11)을 제공하는 것이 요구된다.
상기 설명에서 명백한 것과 같이, 본 발명의 반도체기억장치에 따라, 전력소비는 래치회로를 사용함이 없이 억압될 수 있고, 그러므로, 전력공급선등의 소음의 래치하는 잘못된 데이터의 가능성도 없고, 그리고 데이터 판독오류의 가능성에서의 증가도 방지될 수 있다.
더욱어, 센스앰프중 어느하나가, 전원이 온이될때, 활성화되므로, 의사사이클이 실행되지 않으면 데이터가 판독될 수 없는 결함은 제거될 수 있다.
여러가지 다른 변형은 이 발명의 범위와 정신에서 이탈함이 없이 기술에 익숙한 사람에게는 명백하고 그리고 즉시 만들어질 수도 있는 것이 이해된다.
따라서, 여기에 첨부된 청구범위는 상기 설명에 한정되지 않고, 오히려 청구범위는 이 발명이 속하는 기술에 익숙한 사람들에 의해 동일하게 취급되는 모든 특징을 포함하여, 본 발명에 존재하는 특허기능 신규성의 모든 특징을 망라하여 구성된다.

Claims (4)

  1. 메모리셀에 기억되는 데이터 판독하는 1출력신호선에 제공되는 복수의 센스앰프와, 상기 센스앰프는 서로 병렬로 접속되고, 그리고 상기 센스앰프는 선택적으로 활성화되는 제어신호를 생성하는 제어신호 생성회로를 포함하는 반도체기억장치.
  2. 제1항에 있어서, 적어도 하나의 상기 센스앰프의 구동가능 출력은 적어도 다른 하나의 상기 센스앰프의 것보다 더 큰 반도체기억장치.
  3. 제2항에 있어서, 상기 제어신호 생성회로는 더큰 구동가능출력을 가지는 상기 적어도 하나의 센스앰프가 데이터가 판독되게 되는 어드레스가 전환된 후 소정기간동안 활성화되고 그리고 적어도 다른 하나의 센스앰프가 상기 소정기간과 다른 기간동안 활성화되도록 상기 제어신호를 생성하는 반도체기억장치.
  4. 제1항에 있어서, 상기 센스앰프는 차동형태 센스앰프인 반도체기억장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3118472B2 (ja) * 1991-08-09 2000-12-18 富士通株式会社 出力回路
US5455802A (en) * 1992-12-22 1995-10-03 Sgs-Thomson Microelectronics, Inc. Dual dynamic sense amplifiers for a memory array
US6738357B1 (en) * 1993-06-09 2004-05-18 Btg International Inc. Method and apparatus for multiple media digital communication system
KR0172371B1 (ko) * 1995-04-26 1999-03-30 윤종용 반도체 메모리장치의 전원전압 발생회로
GB2304244B (en) * 1995-08-10 2000-01-26 Advanced Risc Mach Ltd Data processing system signal receiving buffers
DE19536486C2 (de) * 1995-09-29 1997-08-07 Siemens Ag Bewerter- und Verstärkerschaltung
JP3219236B2 (ja) * 1996-02-22 2001-10-15 シャープ株式会社 半導体記憶装置
US5668766A (en) * 1996-05-16 1997-09-16 Intel Corporation Method and apparatus for increasing memory read access speed using double-sensing
US5805006A (en) * 1997-04-28 1998-09-08 Marvell Technology Group, Ltd. Controllable integrator
KR100249160B1 (ko) * 1997-08-20 2000-03-15 김영환 반도체 메모리장치
JPH11203881A (ja) * 1998-01-12 1999-07-30 Mitsubishi Electric Corp データ読み出し回路
EP1647989A1 (en) 2004-10-18 2006-04-19 Dialog Semiconductor GmbH Dynamical adaption of memory sense electronics
JPWO2009013814A1 (ja) * 2007-07-24 2010-09-24 富士通株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856198B2 (ja) * 1980-09-25 1983-12-13 株式会社東芝 半導体記憶装置
US4907201A (en) * 1986-05-07 1990-03-06 Mitsubishi Denki Kabushiki Kaisha MOS transistor circuit
JPS6386188A (ja) * 1986-09-30 1988-04-16 Toshiba Corp ダイナミツク型半導体記憶装置
JPS63171497A (ja) * 1987-01-08 1988-07-15 Mitsubishi Electric Corp 半導体集積回路装置
JPH0646513B2 (ja) * 1989-07-12 1994-06-15 株式会社東芝 半導体記憶装置のデータ読出回路
US4954987A (en) * 1989-07-17 1990-09-04 Advanced Micro Devices, Inc. Interleaved sensing system for FIFO and burst-mode memories

Also Published As

Publication number Publication date
DE69223333D1 (de) 1998-01-15
KR920017115A (ko) 1992-09-26
EP0499460B1 (en) 1997-12-03
EP0499460A2 (en) 1992-08-19
JPH04258895A (ja) 1992-09-14
US5291452A (en) 1994-03-01
DE69223333T2 (de) 1998-05-28
EP0499460A3 (en) 1993-10-06
JP2680936B2 (ja) 1997-11-19

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