JPWO2009013814A1

JPWO2009013814A1 - 半導体装置

Info

Publication number: JPWO2009013814A1
Application number: JP2009524341A
Authority: JP
Inventors: 義康土肥
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-07-24
Filing date: 2007-07-24
Publication date: 2010-09-24
Also published as: US20100117690A1; WO2009013814A1

Abstract

入力信号を伝送する高速動作が可能な第１のバッファ回路と、第１のバッファ回路よりも駆動能力が低くかつ入力信号を伝送する第２のバッファ回路と、入力信号の遷移を検知し信号が遷移している期間は、第１のバッファ回路を活性化する制御回路とを備え、入力信号が遷移したときには第１のバッファ回路により出力信号を変化させ、出力信号の振幅を維持するときには、第１のバッファ回路を不活性状態にして第２のバッファ回路により振幅を維持するようにして、高速動作性能を有しながらも、低周波数動作時には消費電力を削減することができるようにする。

Description

本発明は、半導体装置に関し、特に、差動バッファ回路に用いて好適なものである。

半導体プロセス技術の微細化により、半導体装置は、高速化や高集積化されている。その反面、消費電力の増大により発生する熱量が大きくなっている。半導体装置における発熱の増大は、半導体装置の性能低下や短寿命化を招くだけではなく、半導体装置が用いられる機器等の放熱対策によるコストの増大やバッテリ駆動時間を短くするなどの問題がある。

半導体装置の消費電力Ｐ_ICは、一般的にＰ_IC∝（ｆ×Ｖ_dd ²×Ｃ_p）で与えられる。ここで、ｆは動作周波数であり、Ｖ_ddは電源電圧であり、Ｃ_pは寄生容量である。半導体装置の低消費電力化を図る手法として、半導体装置の動作状況に応じて動作周波数や電源電圧を制御したり、寄生容量を低減させたりする手法が用いられている。

半導体装置の動作速度向上の要求から、クロックやデータの伝送に用いられるバッファ回路は、ＣＭＯＳタイプからより高速動作可能なＣＭＬ（Current Mode Logic）タイプへの移行が検討されている。

図１４は、ＣＭＬタイプの差動バッファ回路の構成例を示す図である。図１４において、ＩＰ、ＩＮは入力端子であり、Ｎチャネル型トランジスタＭ１０１、Ｍ１０２のゲートにそれぞれ接続される。入力端子ＩＰ，ＩＮには、クロックやデータに係る差動信号が入力される。

Ｎチャネル型トランジスタＭ１０１、Ｍ１０２のソースは、一端が基準電位Ｖｓｓに対して接続された電流源ＩＳ１０１に接続される。また、Ｎチャネル型トランジスタＭ１０１、Ｍ１０２のドレインは、負荷としての抵抗Ｒ１０１、Ｒ１０２を介して電源電位Ｖｄｄが供給される電源線に接続される。

Ｎチャネル型トランジスタＭ１０２のドレインと抵抗Ｒ１０２との接続点が出力端子ＯＰに接続される。同様に、Ｎチャネル型トランジスタＭ１０１のドレインと抵抗Ｒ１０１との接続点が出力端子ＯＮに接続される。

図１４に示したようなＣＭＬタイプの差動バッファ回路は、ＣＭＯＳタイプのバッファ回路よりも高速な動作が可能である。しかしながら、ＣＭＬタイプの差動バッファ回路は、クロックやデータを伝送する際、振幅を保つために常時同じ電流が必要であり、状態遷移に係る電流と振幅維持に係る電流を共有する。したがって、ＣＭＬタイプの差動バッファ回路は、動作周波数に関係なく電流を消費する。

例えば、状態遷移時（図１５に示す期間ＳＴ１）には、入力端子ＩＰより入力される信号がローレベルからハイレベルに変化すると、出力端子ＯＰより出力される信号がローレベルからハイレベルに変化するが、高速動作を実現させるためには、負荷としての抵抗Ｒ１０１、Ｒ１０２の抵抗値Ｒｌｏａｄを小さくする必要がある。ここで、差動バッファ回路にて消費される電流Ｉは、出力に要求される電圧振幅によって決定され、Ｒｌｏａｄに対応する電流値が必要である。すなわち、負荷としての抵抗Ｒ１０１、Ｒ１０２の抵抗値Ｒｌｏａｄが小さいと大きな電流が必要となる。

一方、振幅維持の期間（図１５に示す期間ＳＴ２）にも、ＣＭＬタイプの差動バッファ回路においては、電流ＩとＲｌｏａｄは同一であり、定常的に電流を消費することになる。

つまり、ＣＭＬタイプの差動バッファ回路の消費電力Ｐ_ampは、差動バッファ回路の電源電圧をＶ_ddとし動作電流をＩとすると、Ｐ_amp∝（Ｖ_dd×Ｉ）で与えられ、差動バッファ回路の動作周波数には依存しない。したがって、ＣＭＬタイプの差動バッファ回路は、高速動作が要求されない低周波数動作時であっても、高周波数動作時と同じ電力を消費する。

下記特許文献１には、共通エミッタ形バイポーラ差動増幅回路の電流源を制御することにより、待機時と動作時とで電流の切り換えを行い、動作電流を回路動作に応じて変化させるようにした半導体回路が提案されている。

特開平１−２６１９１８号公報

本発明の目的は、差動バッファ回路としての高速動作性能を維持しつつ、低周波数動作時には消費電力を削減することができる半導体装置を提供することにある。

本発明の半導体装置は、入力信号を伝送する第１のバッファ回路及び第２のバッファ回路と、入力信号の遷移を検知し信号が遷移している期間は、第１のバッファ回路を活性化する制御回路とを備える。また、第１のバッファ回路は高速動作が可能であり、第２のバッファ回路は、第１のバッファ回路よりも駆動能力が低い。

本発明によれば、入力信号が遷移したときには、それに応じて高速動作が可能な第１のバッファ回路により出力信号を変化させ、その後、第１のバッファ回路を不活性化状態にして第２のバッファ回路により出力信号の振幅を維持することができるので、高速動作性能を損なうことなく、低周波数動作時においては消費電力を削減することができるようになる。

図１は、本発明の一実施形態における半導体装置の構成例を示す図である。図２は、図１に示す半導体装置の出力波形の一例を示す図である。図３は、本実施形態における半導体装置の具体的な構成例を示す図である。図４は、図３に示すハイパスフィルタの出力波形の一例を示す図である。図５は、本実施形態における半導体装置の動作周波数と消費電流との関係を示す図である。図６は、本実施形態における第１のバッファ回路の構成例を示す図である。図７は、本実施形態における第１のバッファ回路の他の構成例を示す図である。図８は、バイアス電圧を生成する回路の構成例を示す図である。図９は、本実施形態における第１のバッファ回路及び第２のバッファ回路の構成例を示す回路図である。図１０は、本実施形態を適用可能なバッファ回路の構成例を示す図である。図１１Ａは、本実施形態を適用可能なバッファ回路における負荷の他の例を示す図である。図１１Ｂは、本実施形態を適用可能なバッファ回路における負荷の他の例を示す図である。図１２は、本実施形態を適用可能なバッファ回路の他の構成例を示す図である。図１３は、本実施形態における第１のバッファ回路の他の構成例を示す図である。図１４は、従来のＣＭＬタイプの差動バッファ回路の構成を示す図である。図１５は、図１４に示す差動バッファ回路の出力波形を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態による半導体装置の構成例を示す図である。
図１に示すように、本実施形態における半導体装置は、入力信号（入力データや入力クロック等）ｉｐ、ｉｎを出力信号（出力データや出力クロック等）ｏｐ、ｏｎとして伝送するものであり、並列に接続された第１のバッファ回路（差動バッファ回路）ＢＦ１と第２のバッファ回路（差動バッファ回路）ＢＦ２とを有する。

第１のバッファ回路ＢＦ１及び第２のバッファ回路ＢＦ２は、ともにＣＭＬタイプのバッファ回路である。第１のバッファ回路ＢＦ１は、第２のバッファ回路ＢＦ２より駆動能力が高く、高速動作が可能である。また、第２のバッファ回路ＢＦ２は、第１のバッファ回路より駆動能力が低いものの、電流消費（消費電力）は小さい。なお、詳細は後述するが、第１のバッファ回路ＢＦ１は、入力信号ｉｐ、ｉｎの遷移に応じて出力信号ｏｐ、ｏｎを変化させるために用いられ、入力信号ｉｐ、ｉｎの状態遷移時（図２に示す期間ＳＴ１）に活性化される。また、第２のバッファ回路ＢＦ２は、主として出力信号ｏｐ、ｏｎの振幅を維持するために用いられ、少なくとも振幅維持の期間（図２に示す期間ＳＴ２）中、活性化される。

第１のバッファ回路ＢＦ１は、負荷としての抵抗Ｒ１、Ｒ２、制御回路１Ａ、１Ｂ、駆動回路２、及び電流源ＩＳ１を有する。抵抗Ｒ１、Ｒ２は、一端が電源電圧Ｖｄｄが供給される電源線に接続され、他端が制御回路１Ａを介して駆動回路２に接続される。電流源ＩＳ１は、一端が基準電位Ｖｓｓに対して接続され、他端が制御回路１Ｂを介して駆動回路２に接続される。駆動回路２は、入力信号ｉｐ、ｉｎが入力されて、それを駆動して出力信号ｏｐ、ｏｎとして出力する。

制御回路１Ａ、１Ｂは、それぞれ入力信号ｉｐ、ｉｎの遷移を検知し、検知結果に応じて第１のバッファ回路ＢＦ１を活性化するか否かを制御する。
具体的には、入力信号ｉｐ、ｉｎが遷移していない場合（遷移していない期間）には、制御回路１Ｂが電流源ＩＳ１による電流供給を停止させ、制御回路１Ａが負荷としての抵抗Ｒ１，Ｒ２と駆動回路２との接続を切り離し、第１のバッファ回路ＢＦ１を不活性化する。

一方、入力信号ｉｐ、ｉｎの遷移を検知した場合には、制御回路１Ａが抵抗Ｒ１，Ｒ２と駆動回路２とを接続し、制御回路１Ｂが電流源ＩＳ１による電流供給を行うように制御する。これにより、第１のバッファ回路ＢＦ１を活性化し、出力信号ｏｐ、ｏｎの電圧を、入力信号ｉｐ、ｉｎに応じて高速に変化させる。そして、制御回路１Ａ、１Ｂは、第１のバッファ回路ＢＦ１を活性化してから、出力信号ｏｐ、ｏｎの電圧が所定の電圧に達する、あるいは一定時間が経過した後に、第１のバッファ回路ＢＦ１を再び不活性化する。

第２のバッファ回路ＢＦ２は、負荷としての抵抗Ｒ３、Ｒ４、駆動回路３、及び電流源ＩＳ２を有する。抵抗Ｒ３、Ｒ４は、一端が電源電圧Ｖｄｄが供給される電源線に接続され、他端が駆動回路３に接続される。電流源ＩＳ２は、一端が基準電位Ｖｓｓに対して接続され、他端が駆動回路３に接続される。駆動回路３は、入力信号ｉｐ、ｉｎが入力されて、それを駆動して出力信号ｏｐ、ｏｎとして出力する。

第２のバッファ回路ＢＦ２は、第１のバッファ回路ＢＦ１が有するような制御回路１Ａ、１Ｂを有しておらず、常に活性化されている。第２のバッファ回路ＢＦ２は、主として、第１のバッファ回路ＢＦ１が不活性化状態にあるときに出力信号ｏｐ、ｏｎの振幅を維持するために用いられる。

なお、本実施形態では、第２のバッファ回路ＢＦ２は常に活性化されているようにしているが、これに限定されるものではない。例えば、制御回路１Ａ、１Ｂと同様な制御回路を第２のバッファ回路ＢＦ２内に設け、入力信号ｉｐ、ｉｎが遷移するのに伴って第１のバッファ回路ＢＦ１が活性化状態にあるときには、第２のバッファ回路ＢＦ２を不活性化するようにしても良い。すなわち、入力信号ｉｐ、ｉｎの遷移の検知結果に応じて、第１のバッファ回路ＢＦ１と第２のバッファ回路ＢＦ２とを排他的に不活性化するようにしても良い。

ここで、第１のバッファ回路ＢＦ１が有する負荷としての抵抗Ｒ１、Ｒ２による負荷の大きさ（抵抗値）をＲｌｏａｄとし、電流源ＩＳ１の電流をＩとする。すなわち、出力信号の振幅は、（Ｉ×Ｒｌｏａｄ）で表されるものとする。

本実施形態では、第２のバッファ回路ＢＦ２が有する負荷としての抵抗Ｒ３、Ｒ４による負荷の大きさ（抵抗値）は、抵抗Ｒ１、Ｒ２による負荷の大きさＲｌｏａｄのＮ倍（Ｎ＞１）である、（Ｎ×Ｒｌｏａｄ）とする。したがって、出力信号の振幅（Ｉ×Ｒｌｏａｄ）を第２のバッファ回路ＢＦ２により維持する場合、電流源ＩＳ２の電流は（Ｉ／Ｎ）となる。

したがって、入力信号ｉｐ、ｉｎが遷移したときには、第１のバッファ回路ＢＦ１を活性化して出力信号ｏｐ、ｏｎを高速に変化させ、入力信号ｉｐ、ｉｎが遷移していないときには、第１のバッファ回路ＢＦ１を不活性化し第２のバッファ回路ＢＦ２により出力信号ｏｐ、ｏｎの振幅を維持する。すなわち、出力信号を遷移させる期間だけ大きな電流を流し、振幅維持期間は小さな電流で駆動することができ、出力信号の振幅の維持に係る電流消費（消費電力）を（１／Ｎ）に削減することができる。これにより、半導体装置におけるバッファ回路としての高速動作性能を損なうことなく、低周波数動作時においては出力信号の振幅維持に係る電流消費を削減し消費電力を削減することができる。

図３は、本実施形態における半導体装置の具体的な構成例を示す回路図である。この図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。

第１のバッファ回路ＢＦ１は、負荷としての抵抗Ｒ１，Ｒ２、Ｎチャネル型トランジスタＭ１、Ｍ２、電流源ＩＳ１、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、及びハイパスフィルタ（ＨＰＦ）ＦＬ１、ＦＬ２を有する。第１のバッファ回路ＢＦ１は、Ｎチャネル型トランジスタＭ１、Ｍ２からなる差動対を有し構成される。

抵抗Ｒ１、Ｒ２は、一端が電源電圧Ｖｄｄが供給される電源線に接続される。抵抗Ｒ１は、他端がスイッチ回路ＳＷ１を介してＮチャネル型トランジスタＭ１のドレインに接続され、抵抗Ｒ２は、他端がスイッチ回路ＳＷ２を介してＮチャネル型トランジスタＭ２のドレインに接続される。電流源ＩＳ１は、一端が基準電位Ｖｓｓに対して接続され、他端がスイッチ回路ＳＷ３を介してＮチャネル型トランジスタＭ１、Ｍ２のソースに接続される。

Ｎチャネル型トランジスタＭ１、Ｍ２は、例えばＭＯＳトランジスタ等で構成される。Ｎチャネル型トランジスタＭ１のゲートには、入力端子ＩＰからの入力信号ｉｐが入力され、Ｎチャネル型トランジスタＭ１のドレインとスイッチ回路ＳＷ１との接続点が出力端子ＯＮに接続される。また、Ｎチャネル型トランジスタＭ２のゲートには、入力端子ＩＮからの入力信号ｉｎが入力され、Ｎチャネル型トランジスタＭ２のドレインとスイッチ回路ＳＷ２との接続点が出力端子ＯＰに接続される。

また、入力端子ＩＰから入力される入力信号ｉｐは、入力信号ｉｐの遷移を検知する信号遷移検知回路としてのハイパスフィルタＦＬ１を介して、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３に供給される。同様に、入力端子ＩＮから入力される入力信号ｉｎは、入力信号ｉｎの遷移を検知する信号遷移検知回路としてのハイパスフィルタＦＬ２を介してスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３に供給される。なお、本実施形態では、信号遷移検知回路としてハイパスフィルタを用いているが、これに限定されるものではなく、信号の遷移が検知可能な任意の回路を適用でき、例えばバンドパスフィルタであっても良い。

スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、それぞれ２つの制御入力端子を持ち、少なくとも一方の制御入力端子への入力（ハイパスフィルタＦＬ１、ＦＬ２の出力）がハイレベルの場合にはオン状態（スイッチが閉じた状態）となる。すなわち、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、ハイパスフィルタＦＬ１、ＦＬ２の出力（入力信号の遷移の検知結果）に応じてオン・オフ制御される。

ここで、ハイパスフィルタＦＬ１、ＦＬ２、スイッチ回路ＳＷ１、ＳＷ２により、図１に示した制御回路１Ａが構成され、ハイパスフィルタＦＬ１、ＦＬ２、スイッチ回路ＳＷ３により、図１に示した制御回路１Ｂが構成される。例えば、図４に示すような入力信号ｉｐ、ｉｎが入力端子ＩＰ、ＩＮより入力された場合、ハイパスフィルタＦＬ１、ＦＬ２の各出力ノードにおける出力波形はｎａ、ｎｂに示すようになる。入力信号ｉｐ、ｉｎが状態遷移し、出力波形ｎａ、ｎｂの少なくとも一方が所定電圧を超えハイレベルの期間、スイッチＳＷ１、ＳＷ２、ＳＷ３がオン状態となり、第１のバッファ回路ＢＦ１を活性化させる。なお、出力波形ｎａ、ｎｂがハイレベルとなる期間は、ハイパスフィルタＦＬ１、ＦＬ２を構成する抵抗や容量（トランジスタ等の寄生容量も含む）に応じて決定される時定数により制御することができる。

また、第２のバッファ回路ＢＦ２は、負荷としての抵抗Ｒ３，Ｒ４、Ｎチャネル型トランジスタＭ３、Ｍ４、及び電流源ＩＳ２を有する。第２のバッファ回路ＢＦ２は、Ｎチャネル型トランジスタＭ３、Ｍ４からなる差動対を有し構成される。

抵抗Ｒ３、Ｒ４は、一端が電源電圧Ｖｄｄが供給される電源線に接続される。抵抗Ｒ３は、他端がＮチャネル型トランジスタＭ３のドレインに接続され、抵抗Ｒ４は、他端がＮチャネル型トランジスタＭ４のドレインに接続される。なお、抵抗Ｒ３、Ｒ４の抵抗値（負荷）は、抵抗Ｒ１、Ｒ２の抵抗値（負荷）のＮ倍（Ｎ＞１）である。電流源ＩＳ２は、一端が基準電位Ｖｓｓに対して接続され、他端がＮチャネル型トランジスタＭ３、Ｍ４のソースに接続される。

Ｎチャネル型トランジスタＭ３、Ｍ４は、例えばＭＯＳトランジスタ等で構成される。Ｎチャネル型トランジスタＭ３のゲートには入力信号ｉｐが入力され、Ｎチャネル型トランジスタＭ３のドレインと抵抗Ｒ３との接続点が出力端子ＯＮに接続される。また、Ｎチャネル型トランジスタＭ４のゲートには入力信号ｉｎが入力され、Ｎチャネル型トランジスタＭ４のドレインと抵抗Ｒ４との接続点が出力端子ＯＰに接続される。

図５は、本実施形態における半導体装置の動作周波数と消費電流との関係を示す図である。図５において、横軸は動作周波数、縦軸は消費電流であり、ＣＩ１が本実施形態における半導体装置の動作周波数に応じた消費電流を示している。なお、図５においては、比較参照のために、従来の差動バッファ回路における動作周波数に応じた消費電流をＣＩ２に示している。

図５に示した例では、動作周波数が２ＧＨｚ以下の低い周波数での動作時には、本実施形態における半導体装置の消費電流ＣＩ１は、動作周波数に応じて線形に変化する。そして、ハイパスフィルタＦＬ１、ＦＬ２のカットオフ周波数に近づくと、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が常にオン状態となるため、第１のバッファ回路ＢＦ１と第２のバッファ回路ＢＦ２は並列に接続された単なるＣＭＬタイプのバッファ回路とみなせ、帯域的な劣化もほとんど見られない。

以上のように本実施形態における半導体装置によれば、低周波数動作時には消費電力を周波数に応じて変化させることができ、高速動作性能を損なうことなく、周波数スケーリングでの消費電力の削減が可能になる。これにより、発熱による半導体装置の性能劣化や短寿命化、バッテリ駆動時間が短くなるなどの問題を解決することができる。また、半導体装置に対する放熱対策を行う必要性が低下し、製造コストを削減することができる。

以下、各バッファ回路ＢＦ１、ＢＦ２の具体的な構成例等について説明する。
図６は、本実施形態における第１のバッファ回路ＢＦ１の一構成例を示す回路図である。この図６において、図１及び図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。また、図６に示す第１のバッファ回路ＢＦ１の全体的な動作等は、上述した第１のバッファ回路ＢＦ１と同様であるので説明は省略する。

図６に示す例は、スイッチ回路ＳＷ１をＮチャネル型トランジスタＭ１１、Ｍ１２により構成し、スイッチ回路ＳＷ２をＮチャネル型トランジスタＭ１３、Ｍ１４により構成し、スイッチ回路ＳＷ３をＮチャネル型トランジスタＭ１５、Ｍ１６により構成したものである。また、ハイパスフィルタＦＬ１を容量Ｃ１１と抵抗Ｒ１１により構成し、ハイパスフィルタＦＬ２を容量Ｃ１２と抵抗Ｒ１２により構成している。

Ｎチャネル型トランジスタＭ１１、Ｍ１２のソース及びドレインは、抵抗Ｒ１及びＮチャネル型トランジスタＭ１のドレインにそれぞれ接続される。Ｎチャネル型トランジスタＭ１３、Ｍ１４のソース及びドレインは、抵抗Ｒ２及びＮチャネル型トランジスタＭ２のドレインにそれぞれ接続される。Ｎチャネル型トランジスタＭ１５、Ｍ１６のソース及びドレインは、電流源ＩＳ１及びＮチャネル型トランジスタＭ１、Ｍ２のソースにそれぞれ接続される。

また、容量Ｃ１１の第１電極に入力信号ｉｐが供給され、第２電極が抵抗Ｒ１１の一端に接続される。容量Ｃ１２の第１電極に入力信号ｉｎが供給され、第２電極が抵抗Ｒ１２の一端に接続される。抵抗Ｒ１１、Ｒ１２の他端は、所定電圧Ｂｉａｓ＿ｎが供給される信号線に接続される。

容量Ｃ１１の第２電極と抵抗Ｒ１１の接続点がＮチャネル型トランジスタＭ１１、Ｍ１３、Ｍ１５のゲートに接続され、容量Ｃ１２の第２電極と抵抗Ｒ１２の接続点がＮチャネル型トランジスタＭ１２、Ｍ１４、Ｍ１６のゲートに接続される。

ここで、所定電圧Ｂｉａｓ＿ｎは、Ｎチャネル型トランジスタＭ１１〜Ｍ１６の閾値電圧Ｖｔｈｎよりやや低い電圧とする。したがって、入力信号ｉｐ、ｉｎが遷移していないときには、Ｎチャネル型トランジスタＭ１１〜Ｍ１６のゲートに係る電圧は閾値電圧Ｖｔｈｎ以下である。すなわち、スイッチ回路ＳＷ１〜ＳＷ３はオフ状態となって電流が流れず、第１のバッファ回路ＢＦ１は活性化しない（不活性状態となる）。

一方、入力信号ｉｐ、ｉｎが遷移しているときには、Ｎチャネル型トランジスタＭ１１〜Ｍ１６のゲートに係る電圧は、ハイパスフィルタＦＬ１、ＦＬ２出力により、閾値電圧Ｖｔｈｎ以上となる。これにより、スイッチ回路ＳＷ１〜ＳＷ３がオン状態となり、第１のバッファ回路ＢＦ１が活性化される。

図７は、本実施形態における第１のバッファ回路ＢＦ１の他の構成例を示す回路図である。この図７において、図１及び図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。また、図７に示す第１のバッファ回路ＢＦ１の全体的な動作等は、上述した第１のバッファ回路ＢＦ１と同様であるので説明は省略する。

図７に示す例は、スイッチ回路ＳＷ１をＰチャネル型トランジスタＭ２１、Ｍ２２により構成し、スイッチ回路ＳＷ２をＰチャネル型トランジスタＭ２３、Ｍ２４により構成し、スイッチ回路ＳＷ３をＮチャネル型トランジスタＭ２５、Ｍ２６により構成したものである。また、ハイパスフィルタＦＬ１を容量Ｃ２１、Ｃ２２と抵抗Ｒ２１、Ｒ２２により構成し、ハイパスフィルタＦＬ２を容量Ｃ２３、Ｃ２４と抵抗Ｒ２３、Ｒ２４により構成している。

Ｐチャネル型トランジスタＭ２１、Ｍ２２のソース及びドレインは、抵抗Ｒ１及びＮチャネル型トランジスタＭ１のドレインにそれぞれ接続される。Ｐチャネル型トランジスタＭ２３、Ｍ２４のソース及びドレインは、抵抗Ｒ２及びＮチャネル型トランジスタＭ２のドレインにそれぞれ接続される。Ｎチャネル型トランジスタＭ２５、Ｍ２６のソース及びドレインは、電流源ＩＳ１及びＮチャネル型トランジスタＭ１、Ｍ２のソースにそれぞれ接続される。

また、容量Ｃ２１、Ｃ２２の第１電極に入力信号ｉｐが供給される。容量Ｃ２１の第２電極は抵抗Ｒ２１の一端に接続され、容量Ｃ２２の第２電極は抵抗Ｒ２２の一端に接続される。同様に、容量Ｃ２３、Ｃ２４の第１電極に入力信号ｉｎが供給される。容量Ｃ２３の第２電極は抵抗Ｒ２３の一端に接続され、容量Ｃ２４の第２電極は抵抗Ｒ２４の一端に接続される。

抵抗Ｒ２１、Ｒ２３の他端は、所定電圧Ｂｉａｓ＿ｐが供給される信号線に接続され、抵抗Ｒ２２、Ｒ２４の他端は、所定電圧Ｂｉａｓ＿ｎが供給される信号線に接続される。

容量Ｃ２１の第２電極と抵抗Ｒ２１の接続点がＰチャネル型トランジスタＭ２１、Ｍ２３のゲートに接続され、容量Ｃ２３の第２電極と抵抗Ｒ２３の接続点がＰチャネル型トランジスタＭ２２、Ｍ２４のゲートに接続される。また、容量Ｃ２２の第２電極と抵抗Ｒ２２の接続点がＮチャネル型トランジスタＭ２５のゲートに接続され、容量Ｃ２４の第２電極と抵抗Ｒ２４の接続点がＮチャネル型トランジスタＭ２６のゲートに接続される。

ここで、所定電圧Ｂｉａｓ＿ｎは、Ｎチャネル型トランジスタＭ２５、Ｍ２６の閾値電圧Ｖｔｈｎよりやや低い電圧とし、所定電圧Ｂｉａｓ＿ｐは、Ｐチャネル型トランジスタＭ２１〜Ｍ２４の閾値電圧Ｖｔｈｐよりやや高い電圧とする。

このように構成することで、図６に示した例と同様に、入力信号ｉｐ、ｉｎが遷移していないときには、スイッチ回路ＳＷ１〜ＳＷ３はオフ状態となって電流が流れず、第１のバッファ回路ＢＦ１は活性化しない（不活性状態となる）。一方、入力信号ｉｐ、ｉｎが遷移しているときには、スイッチ回路ＳＷ１〜ＳＷ３がオン状態となり、第１のバッファ回路ＢＦ１が活性化される。

図８は、図６及び図７に示した所定電圧Ｂｉａｓ＿ｎを生成する回路の構成例を示す図である。直列接続された電流源と抵抗により、スイッチ回路を構成するＮチャネル型トランジスタに印加する所定の電圧Ｂｉａｓ＿ｎを発生させる。なお、電圧Ｂｉａｓ＿ｎは、不安定となるとスイッチ回路の誤作動が発生してしまうため、安定させる必要があり容量を負荷している。なお、図７に示した所定電圧Ｂｉａｓ＿ｐについても同様の回路により生成することが可能である。

図９は、本実施形態における第１のバッファ回路ＢＦ１及び第２のバッファ回路ＢＦ２の構成例を示す回路図である。この図９において、図１、図３、図６、及び図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

図９に示す例は、第１のバッファ回路ＢＦ１及び第２のバッファ回路ＢＦ２を１つのバッファ回路として構成したものである。より詳細には、第１のバッファ回路ＢＦ１及び第２のバッファ回路ＢＦ２を構成する少なくとも一部の回路素子を、第１のバッファ回路ＢＦ１と第２のバッファ回路ＢＦ２とで共用するようにしたものである。

Ｐチャネル型トランジスタＭ３１、Ｍ３２によりスイッチ回路ＳＷ１が構成され、Ｐチャネル型トランジスタＭ３３、Ｍ３４によりスイッチ回路ＳＷ２が構成され、Ｎチャネル型トランジスタＭ３５、Ｍ３６によりスイッチ回路ＳＷ３が構成される。また、容量Ｃ３１、Ｃ３２と抵抗Ｒ３１、Ｒ３２によりハイパスフィルタＦＬ１が構成され、容量Ｃ３３、Ｃ３４と抵抗Ｒ３３、Ｒ３４によりハイパスフィルタＦＬ２が構成される。

なお、スイッチ回路ＳＷ１〜ＳＷ３、及びハイパスフィルタＦＬ１、ＦＬ２の構成は、図７に示した対応する構成とそれぞれ同様であるので説明は省略する。

また、図９に示すＮチャネル型トランジスタＭ３７は、上述したＮチャネル型トランジスタＭ１及びＭ３に相当し、Ｎチャネル型トランジスタＭ３８は、上述したＮチャネル型トランジスタＭ２及びＭ４に相当する。

すなわち、図９に示す例では、第１及び第２のバッファ回路ＢＦ１、ＢＦ２内の差動対を、共有するＮチャネル型トランジスタＭ３７、Ｍ３８により構成される差動対で実現し、電流源ＩＳ１、ＩＳ２及び負荷としての抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を対応するように並列に接続することで、第１及び第２のバッファ回路ＢＦ１、ＢＦ２としての機能を実現する。

すなわち、入力信号ｉｐ、ｉｎが遷移していないときには、スイッチ回路ＳＷ１〜ＳＷ３を構成するトランジスタＭ３１〜Ｍ３６がオフ状態となり、第２のバッファ回路ＢＦ２としての機能が実現される。また、入力信号ｉｐ、ｉｎが遷移しているときには、スイッチ回路ＳＷ１〜ＳＷ３を構成するトランジスタＭ３１〜Ｍ３６がオン状態となり、第１及び第２のバッファ回路ＢＦ１、ＢＦ２としての機能が実現される。

なお、上述した説明では、負荷として抵抗を用いたバッファ回路を一例として示しているが、これに限定されるものではなく、任意の負荷の電流源駆動の差動バッファ回路に適用可能である。

図１０は、本実施形態を適用可能なバッファ回路の構成例を示す図である。
図１０において、ＩＰ、ＩＮは入力信号が入力される入力端子であり、Ｎチャネル型トランジスタＭＰ、ＭＮのゲートにそれぞれ接続される。Ｎチャネル型トランジスタＭＰ、ＭＮのソースは、一端が基準電位Ｖｓｓに対して接続された電流源ＩＳに接続される。

また、Ｎチャネル型トランジスタＭＰ、ＭＮのドレインは、任意の負荷ＬＤ１、ＬＤ２を介して電源電位Ｖｄｄが供給される電源線に接続される。Ｎチャネル型トランジスタＭＮのドレインと負荷ＬＤ２との接続点が出力端子ＯＰに接続され、Ｎチャネル型トランジスタＭＰのドレインと負荷ＬＤ２との接続点が出力端子ＯＮに接続される。

この図１０に示したようなバッファ回路に対して、上述した本実施形態における技術が適用可能である。また、図１１Ａに負荷をＰチャネル型トランジスタＭＬ１１、ＭＬ１２により構成した例を示し、図１１Ｂに負荷をＮチャネル型トランジスタＭＬ２１、ＭＬ２２により構成した例を示す。

また、上述した説明では、入力信号が差動対を構成するＮチャネル型トランジスタに入力される、すなわち差動対を構成するＮチャネル型トランジスタのゲートが入力端子ＩＰ、ＩＮに接続されるバッファ回路を一例として示したが、本発明はこれに限定されるものではない。図１２に示すような入力信号が差動対を構成するＰチャネル型トランジスタに入力されるバッファ回路に対しても適用可能である。

図１２は、本実施形態を適用可能なバッファ回路の他の構成例を示す図である。図１２において、ＩＰ、ＩＮは入力信号が入力される入力端子であり、Ｐチャネル型トランジスタＭ５、Ｍ６のゲートにそれぞれ接続される。Ｐチャネル型トランジスタＭ５、Ｍ６のソースは、一端に電源電圧Ｖｄｄが供給される電流源ＩＳ３に接続される。

また、Ｐチャネル型トランジスタＭ５、Ｍ６のドレインは、負荷としての抵抗Ｒ５、Ｒ６（一例であり、負荷は任意である）を介して基準電位Ｖｓｓに対して接続される。Ｐチャネル型トランジスタＭ６のドレインと抵抗Ｒ６との接続点が出力端子ＯＰに接続され、Ｐチャネル型トランジスタＭ５のドレインと抵抗Ｒ５との接続点が出力端子ＯＮに接続される。

また、上述した説明では、第１及び第２のバッファ回路ＢＦ１、ＢＦ２が、ともに差動対を用いて構成された場合を例示している。しかし、第１のバッファ回路ＢＦ１は、出力信号を変化させるときだけ電流を大きく流せればよく、電流源や抵抗等の負荷による制御を行う必要はない。そこで、振幅制御が行われないために、アンダーシュートやオーバーシュートが発生するおそれはあるが、第１のバッファ回路ＢＦ１を図１３に示すようにインバータを用いて構成することも可能である。

図１３は、本実施形態における第１のバッファ回路の他の構成例を示す図である。図１３において、Ｐチャネル型トランジスタＭ６及びＮチャネル型トランジスタＭ７は、第１のインバータを構成するトランジスタである。同様に、Ｐチャネル型トランジスタＭ８及びＮチャネル型トランジスタＭ９は、第２のインバータを構成するトランジスタである。第１のインバータにおける出力ノードの電位が出力信号ｏｎとして出力され、第２のインバータにおける出力ノードの電位が出力信号ｏｐとして出力される。

Ｐチャネル型トランジスタＭ６のゲートには、容量Ｃ４１及び抵抗Ｒ４１により構成されるハイパスフィルタを介して入力信号ｉｐが供給され、Ｎチャネル型トランジスタＭ７のゲートには、容量Ｃ４２及び抵抗Ｒ４２により構成されるハイパスフィルタを介して入力信号ｉｐが供給される。同様に、Ｐチャネル型トランジスタＭ８のゲートには、容量Ｃ４３及び抵抗Ｒ４３により構成されるハイパスフィルタを介して入力信号ｉｎが供給され、Ｎチャネル型トランジスタＭ９のゲートには、容量Ｃ４４及び抵抗Ｒ４４により構成されるハイパスフィルタを介して入力信号ｉｎが供給される。

本発明によれば、入力信号の遷移を検知し、入力信号が遷移したときには高速動作が可能な第１のバッファ回路により出力信号を変化させ、出力信号の振幅を維持するときには、第１のバッファ回路を不活性状態にして第２のバッファ回路により振幅を維持することができるので、高速動作性能を維持しつつ、低周波数動作時においては消費電力を削減することができる。

Claims

入力信号を伝送する第１のバッファ回路と、
前記第１のバッファ回路より駆動能力が低い、前記入力信号を伝送する第２のバッファ回路と、
前記入力信号の遷移を検知し、前記入力信号が遷移している期間は、前記第１のバッファ回路を活性化する制御回路とを備えることを特徴とする半導体装置。
前記制御回路は、前記入力信号が遷移している期間は、前記第１のバッファ回路が有する電流源からの電流供給を行わせることを特徴とする請求項１記載の半導体装置。
前記第２のバッファ回路が有する負荷は、前記第１のバッファ回路が有する負荷のＮ倍（Ｎ＞１）であることを特徴とする請求項１記載の半導体装置。
前記制御回路は、前記入力信号の遷移を検知したとき前記第１のバッファ回路を活性化し、前記第１のバッファ回路の活性化後、出力信号が一定の電圧に達する、又は一定の時間が経過した後に前記第１のバッファ回路を不活性化することを特徴とする請求項１記載の半導体装置。
前記制御回路は、前記入力信号の遷移を検知する信号遷移検知回路と、
前記信号遷移検知回路による検知結果に応じてオン・オフされ、前記第１のバッファ回路への電流供給を制御するスイッチ回路とを有することを特徴とする請求項１記載の半導体装置。
前記信号遷移検知回路は、ハイパスフィルタ又はバンドパスフィルタであることを特徴とする請求項５記載の半導体装置。
前記第１のバッファ回路と前記第２のバッファ回路とが、前記入力信号に対して並列に接続されていることを特徴とする請求項１記載の半導体装置。
前記第１のバッファ回路と前記第２のバッファ回路とが、１つのバッファ回路で構成されることを特徴とする請求項１記載の半導体装置。
前記第１のバッファ回路と前記第２のバッファ回路とは、各バッファ回路を構成する少なくとも１部の回路素子を共用していることを特徴とする請求項１記載の半導体装置。
前記第１のバッファ回路は、前記入力信号の遷移に応じて出力信号を変化させる回路であり、
前記第２のバッファ回路は、前記出力信号の振幅を維持する回路であることを特徴とする請求項１記載の半導体装置。
前記制御回路は、前記入力信号が遷移する期間は、前記第２のバッファ回路を不活性化することを特徴とする請求項１記載の半導体装置。
前記制御回路は、前記入力信号の遷移の検知結果に応じて、前記第１のバッファ回路と前記第２のバッファ回路とを排他的に不活性化することを特徴とする請求項１記載の半導体装置。
前記第１及び第２のバッファ回路は、差動対を用いて構成されることを特徴とする請求項１記載の半導体装置。
前記第１のバッファ回路は、インバータを用いて構成され、前記第２のバッファ回路は、差動対を用いて構成されることを特徴とする請求項１記載の半導体装置。
入力信号に対して並列に接続され、前記入力信号を伝送する第１及び第２のバッファ回路を備え、
前記第１のバッファ回路は、
前記入力信号が入力される第１の駆動回路と、
第１のスイッチ回路を介して前記第１の駆動回路に接続される第１の負荷と、
第２のスイッチ回路を介して前記第１の駆動回路に接続される第１の電流源とを有し、
前記第２のバッファ回路は、
前記第１の駆動回路より駆動能力が低く、前記入力信号が入力される第２の駆動回路と、
前記第１の負荷のＮ倍（Ｎ＞１）の負荷であって、前記第２の駆動回路に接続される第２の負荷と、
前記第２の駆動回路に接続される第２の電流源とを有し、
前記第１及び第２のスイッチ回路は、前記入力信号の遷移の検知結果に応じてオン・オフ制御されることを特徴とする半導体装置。