JPH0845272A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体装置において、外部信号を増幅した相補
信号に基づいて動作する内部回路の誤動作を防止する。 【構成】差動増幅器１は外部信号ＩＮと内部基準信号Ｖ
ref とを入力し、両信号を増幅した相補の第１及び第２
の信号ＯＵＴ，バーＯＵＴを出力する。内部回路２は差
動増幅器１の第１及び第２の信号ＯＵＴ，バーＯＵＴに
基づいて動作する。検出回路３は、差動増幅器１の第１
及び第２の信号ＯＵＴ，バーＯＵＴの電圧レベルを検出
する。検出回路３は、第１及び第２の信号ＯＵＴ，バー
ＯＵＴの電圧レベルが内部回路２を正常に動作させる所
定の電圧レベルに達したとき、内部回路２を動作させる
ための制御信号Ｓ１を内部回路２に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、詳し
くは外部信号を増幅した相補の第１及び第２の信号に基
づいて動作する内部回路の制御に関する。特に、半導体
記憶装置のアドレス信号の入力に関するものである。

【０００２】近年の半導体記憶装置では、入力されたア
ドレス信号が差動増幅器によって相補の第１及び第２の
信号に増幅され、第１及び第２の信号はアドレスデコー
ダに出力される。この第１及び第２の信号はアドレスデ
コーダによって選択信号にデコードされ、メモリセルア
レイの所定のメモリセルが選択され、その選択されたメ
モリセルのデータが読み出される。ところが、入力され
たアドレス信号の電圧レベルが不安定なレベルである場
合、アドレスデコーダが正常に動作せず、メモリセルの
データが破壊されるという問題がある。

【０００３】

【従来の技術】図５は従来のダイナミックランダムアク
セスメモリ（以下、ＤＲＡＭという）１０を示す。ＤＲ
ＡＭ１０はアドレスバッファ１１、アドレスデコーダ１
２及びメモリセルアレイ１３を備えている。

【０００４】メモリセルアレイ１３は複数のワード線Ｗ
Ｌ１〜ＷＬｍ（２以上の自然数）と、複数のビット線対
ＢＬ，バーＢＬ（図５では１対のみ図示）とを備える。
ワード線ＷＬ１〜ＷＬｍと、ビット線対ＢＬ，バーＢＬ
との間には、ＮＭＯＳトランジスタ１５とコンデンサ１
６とからなるメモリセル１４がそれぞれ接続されてい
る。ビット線対ＢＬ，バーＢＬ間にはセンスアンプ１７
が接続され、センスアンプ１７にはローアドレス信号を
取り込むためのローアドレスストローブ信号バーＲＡＳ
がインバータ１９，２０を介して活性化信号φ０として
入力されている。センスアンプ１７はＬレベルの活性化
信号φ０に基づいて活性化（増幅可能となること）し、
ビット線対ＢＬ，バーＢＬのデータを増幅する。

【０００５】ビット線対ＢＬ、バーＢＬはコラムスイッ
チ１８ａ，１８ｂを介してデータバス線対ＤＢ，バーＤ
Ｂに接続されている。コラムスイッチ１８ａ，１８ｂの
ゲートには図示しないコラムアドレスデコーダからのコ
ラム選択信号ＣＬが入力されている。コラム選択信号Ｃ
ＬがＨレベルになると、コラムスイッチ１８ａ，１８ｂ
がオンし、ビット線対ＢＬ，バーＢＬのデータはバス線
対ＤＢ，バーＤＢに転送される。

【０００６】アドレスバッファ１１はアドレス信号の各
ビット信号Ａ１〜Ａｎに対応するｎ個の差動増幅器ＤＡ
１〜ＤＡｎを備える。差動増幅器ＤＡ１〜ＤＡｎには内
部回路で生成された基準信号Ｖref が印加されている。

【０００７】差動増幅器ＤＡ１は６つのＰＭＯＳトラン
ジスタ２１〜２６と５つのＮＭＯＳトランジスタ２７〜
３１とを備える。トランジスタ２１，２２及びトランジ
スタ２７は電源ＶCCとグランドＧＮＤとの間に直列に接
続されている。トランジスタ２３，２４及びトランジス
タ２８は電源ＶCCとグランドＧＮＤとの間に直列に接続
されている。トランジスタ２７のゲートにはビット信号
Ａ１が入力され、トランジスタ２８のゲートには基準信
号Ｖref が入力されている。各トランジスタ２１〜２４
のゲートにはローアドレスストローブ信号バーＲＡＳが
インバータ１９を介して入力されている。

【０００８】従って、信号バーＲＡＳがＨレベルである
とインバータ１９の出力はＬレベルとなってトランジス
タ２１〜２４がオンする。そのため、トランジスタ２
１，２２間のノードＮ１の電圧はビット信号Ａ１の電圧
レベルに応じた値となり、トランジスタ２３，２４間の
ノードＮ２の電圧は基準信号Ｖref の電圧レベルに応じ
た値となる。信号バーＲＡＳがＨレベルからＬレベルに
なるとインバータ１９の出力はＬレベルからＨレベルと
なってトランジスタ２１〜２４はオフする。従って、ノ
ードＮ１，Ｎ２の電圧はビット信号Ａ１及び基準信号Ｖ
ref に応じた値に保持される。

【０００９】トランジスタ２９，３０のソースは互いに
接続されるとともに、トランジスタ３１を介してグラン
ドＧＮＤに接続され、差動部を構成している。トランジ
スタ２９のドレインはトランジスタ２５のドレインに接
続され、トランジスタ２５のソースは電源ＶCCに接続さ
れている。トランジスタ３０のドレインはトランジスタ
２６のドレインに接続され、トランジスタ２６のソース
は電源ＶCCに接続されている。トランジスタ２５，２９
の両ゲート及びトランジスタ２６，３０間のノードＮ４
はノードＮ２に接続されている。トランジスタ２６，３
０の両ゲート及びトランジスタ２５，２９間のノードＮ
３はノードＮ１に接続されている。トランジスタ３１の
ゲートにはローアドレスストローブ信号バーＲＡＳがイ
ンバータ１９を介して入力されている。

【００１０】従って、信号バーＲＡＳがＬレベルである
とインバータ１９の出力はＨレベルとなってトランジス
タ３１はオンする。そのため、ノードＮ１，Ｎ２の電圧
がラッチされるとともに、ノードＮ１，Ｎ２の電圧が前
記差動部によって増幅される。その結果、ノードＮ３，
Ｎ４の電圧が開き、ノードＮ３，Ｎ４の相補の電圧信号
が信号線Ｂ１，バーＢ１を介してアドレスデコーダ１２
に出力される。

【００１１】差動増幅器ＤＡ２〜ＤＡｎは差動増幅器Ｄ
Ａ１と同様の構成であり、各増幅器ＤＡ２〜ＤＡｎには
ビット信号Ａ２〜Ａｎがそれぞれ入力されている。ロー
アドレスストローブ信号バーＲＡＳがＬレベルである
と、各増幅器ＤＡ２〜ＤＡｎはビット信号Ａ２〜Ａｎを
基準信号Ｖref に基づいて増幅した相補の電圧信号を、
各信号線対Ｂ２，バーＢ２〜Ｂｎ，バーＢｎを介してア
ドレスデコーダ１２に出力する。

【００１２】アドレスデコーダ１２はすべての信号線対
Ｂ１，バーＢ１〜Ｂｎ，バーＢｎを介して転送される信
号をワード線選択信号にデコードし、前記メモリセルア
レイ１３のいずれか１つのワード線を選択する。

【００１３】上記のように構成されたＤＲＡＭ１０にお
けるデータの読み出しについて説明する。ローアドレス
ストローブ信号バーＲＡＳがＨレベルの状態でアドレス
信号のビット信号Ａ１〜Ａｎがアドレスバッファ１１の
差動増幅器ＤＡ１〜ＤＡｎにそれぞれ入力される。この
とき、活性化信号φ０はＨレベルであるため、センスア
ンプ１７は非活性となり、ビット線対ＢＬ，バーＢＬの
データを増幅しない。

【００１４】ローアドレスストローブ信号バーＲＡＳが
ＨレベルからＬレベルになると、差動増幅器ＤＡ１には
ビット信号Ａ１及び基準信号Ｖref の電圧レベルに応じ
た２つの電圧がラッチされ、そのラッチされた２つの電
圧は差動部によって相補の電圧信号に増幅されて信号線
対Ｂ１，バーＢ１を介してデコーダ１２に出力される。
各差動増幅器ＤＡ２〜ＤＡｎからも各ビット信号Ａ２〜
Ａｎ及び基準信号Ｖref を増幅した相補の電圧信号が信
号線対Ｂ２，バーＢ２〜Ｂｎ，バーＢｎを介してデコー
ダ１２に出力される。

【００１５】各差動増幅器ＤＡ１〜ＤＡｎの相補の電圧
信号はデコーダ１２によってワード線選択信号にデコー
ドされ、メモリセルアレイ１３のいずれか１つのワード
線が選択される。選択されたワード線に接続されている
メモリセル１４のデータがビット線対ＢＬ，バーＢＬに
読み出される。

【００１６】一方、ローアドレスストローブ信号バーＲ
ＡＳがＬレベルになると、図６に示すように、活性化信
号φ０はインバータ１９，２０による時間ｔ０だけ遅れ
てＬレベルとなる。Ｌレベルの活性化信号φ０に基づい
てセンスアンプ１７は活性化され、ビット線対ＢＬ，バ
ーＢＬのデータが増幅される。

【００１７】この後、コラム選択信号ＣＬがＨレベルに
なると、コラムスイッチ１８ａ，１８ｂがオンし、増幅
されたビット線対ＢＬ，バーＢＬのデータはバス線対Ｄ
Ｂ，バーＤＢに転送される。

【００１８】

【発明が解決しようとする課題】ところが、上記従来の
ＤＲＡＭ１０におけるデータの読み出し時において、図
６に示すように、基準信号Ｖref の電圧レベルと同程度
の電圧レベルのビット信号Ａ１〜Ａｎが入力されること
がある。ローアドレスストローブ信号バーＲＡＳがＬレ
ベルになると、ビット信号Ａ１〜Ａｎは差動増幅器ＤＡ
１〜ＤＡｎにラッチされて増幅される。ビット信号Ａ１
〜Ａｎの電圧レベルが基準信号Ｖref の電圧レベルと同
程度であるため、各信号線対Ｂ１，バーＢ１〜Ｂｎ，バ
ーＢｎの相補の電圧信号のレベルは開きが遅く、一時的
に中間レベルとなる。その後、各信号線対では一方の信
号線がＨレベルになり、他方の信号線がＬレベルにな
る。各信号線対の電圧信号が一時的に中間レベルとなる
ことにより、アドレスデコーダ１２は複数のワード線選
択信号を同時に出力したり、出力すべきワード線選択信
号の立ち上がりが遅れたりする。

【００１９】複数のワード線選択信号が同時に出力され
ると複数本のワード線が同時に選択されてしまい、それ
ら複数のワード線に接続された複数のメモリセル１４の
データがビット線対ＢＬ，バーＢＬに読み出されること
となる。そのため、これらのメモリセル１４のデータが
破壊されてしまう。また、活性化信号φ０はローアドレ
スストローブ信号バーＲＡＳがＬレベルになってから時
間ｔ０経過後にＬレベルとなり、センスアンプ１７が活
性化される。そのため、出力すべきワード線選択信号の
立ち上がりが遅れると、センスアンプ１７が活性化され
るまでの時間が短くなる。その結果、メモリセル１４の
データがビット線対ＢＬ，バーＢＬに正確に読み出され
る以前にセンスアンプ１７が増幅を開始してしまい、メ
モリセル１４のデータが破壊されるおそれがある。

【００２０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、外部信号を増幅した相
補の第１及び第２の信号に基づいて動作する内部回路の
誤動作を防止できる半導体装置を提供することにある。

【００２１】また、本発明の別の目的は、メモリセルの
データの破壊を防止できる半導体装置を提供することに
ある。

【００２２】

【課題を解決するための手段】図１は本発明の原理説明
図である。差動増幅器１は外部信号ＩＮと内部基準信号
Ｖref とを入力し、両信号を増幅した相補の第１及び第
２の信号ＯＵＴ，バーＯＵＴを出力する。

【００２３】内部回路２は差動増幅器１の第１及び第２
の信号ＯＵＴ，バーＯＵＴに基づいて動作する。検出回
路３は、差動増幅器１の第１及び第２の信号ＯＵＴ，バ
ーＯＵＴの電圧レベルを検出し、第１及び第２の信号Ｏ
ＵＴ，バーＯＵＴの電圧レベルが内部回路２を正常に動
作させる所定の電圧レベルに達したとき、内部回路２を
動作させるための制御信号Ｓ１を出力する。

【００２４】請求項２の発明では、検出回路は、第１の
信号の電圧レベルと、第２の信号を反転させた信号の電
圧レベルとに基づく信号を出力する第１のＮＡＮＤ回路
と、第２の信号の電圧レベルと、第１の信号を反転させ
た信号の電圧レベルとに基づく信号を出力する第２のＮ
ＡＮＤ回路と、第１及び第２のＮＡＮＤ回路の出力信号
に基づいて制御信号を出力する第３のＮＡＮＤ回路とを
備える。

【００２５】請求項３の発明では、外部信号はメモリセ
ルアレイの所定のメモリセルを選択するためのアドレス
信号である。差動増幅器はアドレス信号及び内部基準信
号を入力し、両信号を増幅した相補の第１及び第２の信
号を出力するアドレスバッファである。内部回路は、複
数のワード線及び複数のビット線対間に接続された複数
のメモリセルを備えたメモリセルアレイと、制御信号に
基づいて活性化され、かつ、アドレスバッファの第１及
び第２の信号を選択信号にデコードしてメモリセルアレ
イの所定のワード線を選択するためのデコーダとを備え
る。

【００２６】請求項４の発明では、内部回路は、制御信
号に基づいてデコーダを電源に接続してデコーダを活性
化するためのスイッチを備える。

【００２７】

【作用】従って、請求項１の発明では、第１及び第２の
信号ＯＵＴ，バーＯＵＴの電圧レベルが内部回路２を正
常に動作させる所定の電圧レベルに達したとき、検出回
路３から内部回路２を動作させるための制御信号Ｓ１が
出力される。内部回路２は制御信号Ｓ１によって動作が
可能となり、第１及び第２の信号ＯＵＴ，バーＯＵＴに
基づいて正常に動作する。

【００２８】請求項２の発明では、第１及び第２の信号
のレベルがデコーダを正常に動作させる所定の電圧レベ
ルに達したとき、第１及び第２のＮＡＮＤ回路のうち、
一方の出力はＨレベルとなり、他方の出力はＬレベルと
なり、第３のＮＡＮＤ回路からＨレベルの制御信号が出
力される。このときには、内部回路も第１及び第２の信
号に基づいて正常に動作し、内部回路の誤動作が防止さ
れる。

【００２９】請求項３の発明では、アドレス信号を増幅
した相補の第１及び第２の信号の電圧レベルがデコーダ
を正常に動作させる所定の電圧レベルに達したとき、検
出回路から制御信号が出力されてデコーダが活性化され
る。デコーダによって相補の第１及び第２の信号は選択
信号に正常にデコードされ、所定のワード線が選択され
る。選択されたワード線に接続されたメモリセルのデー
タのみがビット線対に読み出されるため、選択されたメ
モリセルのデータの破壊が防止される。

【００３０】請求項４の発明では、制御信号に基づいて
スイッチがオンすると、デコーダが電源に接続されて活
性化される。

【００３１】

【実施例】以下、本発明を半導体記憶装置に具体化した
一実施例を図２〜図４に従って説明する。

【００３２】尚、説明の便宜上、図５と同様の構成につ
いては同一の符号を付してその説明を一部省略する。図
２はＤＲＡＭ５０を示し、ＤＲＡＭ５０はアドレスバッ
ファ１１、アドレスデコーダ１２、メモリセルアレイ１
３、センスアンプ１７、スイッチとしてのＮＭＯＳトラ
ンジスタ３５、検出回路３７及び検出回路としてのＮＡ
ＮＤ回路３６等を備えている。

【００３３】本実施例では、アドレスデコーダ１２、メ
モリセルアレイ１３、センスアンプ１７及びＮＭＯＳト
ランジスタ３５により内部回路が構成されている。アド
レスバッファ１１は外部信号としてのアドレス信号の各
ビット信号Ａ１〜Ａｎに対応するｎ個の差動増幅器ＤＡ
１〜ＤＡｎを備える。各差動増幅器ＤＡ１〜ＤＡｎはロ
ーアドレスストローブ信号バーＲＡＳがＬレベルである
と、ビット信号Ａ１〜Ａｎを内部基準信号Ｖref に基づ
いて増幅した相補の第１及び第２の電圧信号を、各信号
線対Ｂ１，バーＢ１〜Ｂｎ，バーＢｎを介してデコーダ
１２及び検出回路３７に出力する。

【００３４】検出回路３７はアドレスバッファ１１の各
差動増幅器ＤＡ１〜ＤＡｎから出力される第１及び第２
の電圧信号の電圧レベルを検出し、その検出結果に応じ
た電圧レベルの制御信号φ１を出力する。各差動増幅器
ＤＡ１〜ＤＡｎの第１及び第２の電圧信号の電圧レベル
がアドレスデコーダ１２を正常に動作させる所定の電圧
レベルに達したとき、検出回路３７はＨレベルの制御信
号φ１を出力してＮＭＯＳトランジスタ３５をオンさ
せ、アドレスデコーダ１２を動作可能な状態にさせる。

【００３５】図３に示すように、検出回路３７はアドレ
スバッファ１１の各差動増幅器ＤＡ１〜ＤＡｎに対応す
るｎ個の検出器ＤＥ１〜ＤＥｎと、１つのｎ入力ＡＮＤ
回路４６とを備える。検出器ＤＥ１〜ＤＥｎには差動増
幅器ＤＡ１〜ＤＡｎから延びる信号線対Ｂ１，バーＢ１
〜Ｂｎ，バーＢｎがそれぞれ接続されている。

【００３６】検出器ＤＥ１は第１〜第３のＮＡＮＤ回路
４１〜４３と、２つのインバータ４４，４５とを備え
る。ＮＡＮＤ回路４１の一方の入力端子は信号線Ｂ１に
接続され、他方の入力端子はインバータ４４を介して信
号線バーＢ１に接続されている。ＮＡＮＤ回路４１は信
号線Ｂ１の電圧信号のレベルと、信号線バーＢ１の電圧
信号を反転させた信号の電圧レベルとに基づく信号を出
力する。ＮＡＮＤ回路４２の一方の入力端子はインバー
タ４５を介して信号線Ｂ１に接続され、他方の入力端子
は信号線バーＢ１に接続されている。ＮＡＮＤ回路４２
は信号線Ｂ１の電圧信号を反転させた信号の電圧レベル
と、信号線バーＢ１の電圧信号のレベルとに基づく信号
を出力する。ＮＡＮＤ回路４３の２つの入力端子はＮＡ
ＮＤ回路４１，４２の出力端子に接続され、ＮＡＮＤ回
路４３は両ＮＡＮＤ回路４１，４２の出力信号に基づく
制御信号を出力する。

【００３７】従って、信号線対Ｂ１，バーＢ１の電圧信
号の電圧レベルがＨレベルとＬレベルとに確実に分かれ
ている場合には、ＮＡＮＤ回路４１の２つの入力は共に
Ｈレベルとなり、ＮＡＮＤ回路４２の２つの入力は共に
Ｌレベルとなる。その結果、ＮＡＮＤ回路４１，４２の
出力はそれぞれＬ，Ｈレベルとなり、ＮＡＮＤ回路４３
の出力はＨレベルとなる。信号線Ｂ１，バーＢ１の信号
の電圧レベルがＬレベルとＨレベルとに確実に分かれて
いる場合には、ＮＡＮＤ回路４１の２つの入力は共にＬ
レベルとなり、ＮＡＮＤ回路４２の２つの入力は共にＨ
レベルとなる。その結果、ＮＡＮＤ回路４１，４２の出
力はそれぞれＨ，Ｌレベルとなり、ＮＡＮＤ回路４３の
出力はＨレベルとなる。

【００３８】また、信号線Ｂ１，バーＢ１の信号の電圧
レベルがＨレベルとＬレベルとに確実に分かれておらず
中間レベルであり、共にＨレベル側にあるとする。この
場合、ＮＡＮＤ回路４１の入力はＨ，Ｌレベルとなり、
ＮＡＮＤ回路４１の出力はＨレベルとなる。ＮＡＮＤ回
路４２の入力もＬ，Ｈレベルとなり、ＮＡＮＤ回路４２
の出力はＨレベルとなる。従って、ＮＡＮＤ回路４３の
出力はＬレベルとなる。信号線Ｂ１，バーＢ１の信号の
電圧レベルがＨレベルとＬレベルとに確実に分かれてお
らず中間レベルであり、共にＬレベル側にあるとする。
この場合、ＮＡＮＤ回路４１の入力はＬ，Ｈレベルとな
り、ＮＡＮＤ回路４１の出力はＨレベルとなる。ＮＡＮ
Ｄ回路４２の入力はＨ，Ｌレベルとなり、ＮＡＮＤ回路
４２の出力はＨレベルとなる。従って、ＮＡＮＤ回路４
３の出力はＬレベルとなる。

【００３９】検出器ＤＥ２〜ＤＥｎは検出器ＤＥ１と同
様の構成であり、各検出器ＤＥ２〜ＤＥｎには各信号線
Ｂ２，バーＢ２〜Ｂｎ，バーＢｎを介して各増幅器ＤＡ
２〜ＤＡｎの第１及び第２の電圧信号が入力されてい
る。各信号線対Ｂ１，バーＢ１の電圧信号の電圧レベル
がＨ及びＬレベルに確実に分かれている場合には、各検
出器ＤＥ２〜ＤＥｎはＨレベルの制御信号を出力する。
また、信号線Ｂ１，バーＢ１の信号の電圧レベルが中間
レベルであり、共にＨレベル側又はＬレベル側の場合、
各検出器ＤＥ２〜ＤＥｎはＬレベルの制御信号を出力す
る。

【００４０】ＡＮＤ回路４６のｎ個の入力端子には各検
出器ＤＥ１〜ＤＥｎの制御信号が入力されている。ＡＮ
Ｄ回路４６は各検出器ＤＥ１〜ＤＥｎの制御信号に基づ
く制御信号φ１を出力する。すべての検出器ＤＥ１〜Ｄ
Ｅｎの制御信号がＨレベルのときにのみ、ＡＮＤ回路４
６はＨレベルの制御信号φ１を出力する。

【００４１】アドレスデコーダ１２はＮＭＯＳトランジ
スタ３５を介して電源ＶCCに接続されている。トランジ
スタ３５のゲートには検出回路３７の制御信号φ１が入
力されている。トランジスタ３５はＨレベルの制御信号
φ１に基づいてオンし、アドレスデコーダ１２を電源Ｖ
CCに接続してアドレスデコーダ１２を動作可能な状態に
する。アドレスデコーダ１２はすべての信号線対Ｂ１，
バーＢ１〜Ｂｎ，バーＢｎを介して転送される信号をワ
ード線選択信号にデコードし、メモリセルアレイ１３の
いずれか１つのワード線を選択する。

【００４２】ＮＡＮＤ回路３６はインバータ１９を介し
てローアドレスストローブ信号バーＲＡＳを入力すると
ともに、ＡＮＤ回路４６の制御信号φ１を入力してい
る。ローアドレスストローブ信号バーＲＡＳ及び制御信
号φ１がそれぞれＬ，Ｈレベルのとき、ＮＡＮＤ回路３
６はＬレベルの活性化信号φ２をセンスアンプ１７に出
力する。活性化信号φ２は図４に示すように、制御信号
φ１がＨレベルになってからＮＡＮＤ回路３６による時
間ｔ１だけ遅れてＬレベルとなる。センスアンプ１７は
Ｌレベルの活性化信号φ２に基づいて活性化（増幅可能
となること）し、ビット線対ＢＬ，バーＢＬのデータを
増幅する。

【００４３】次に上記のように構成されたＤＲＡＭ５０
におけるデータの読み出しを図４に従って説明する。ロ
ーアドレスストローブ信号バーＲＡＳがＨレベルの状態
でアドレス信号のビット信号Ａ１〜Ａｎがアドレスバッ
ファ１１の差動増幅器ＤＡ１〜ＤＡｎにそれぞれ入力さ
れる。このとき、信号線対Ｂ１，バーＢ１〜Ｂｎ，バー
Ｂｎの電圧信号は中間レベルであるため、各検出器ＤＥ
１〜ＤＥｎの制御信号はＬレベルとなり、制御信号φ１
はＬレベルとなる。そのため、活性化信号φ２はＨレベ
ルとなり、センスアンプ１７は非活性となり、ビット線
対ＢＬ，バーＢＬのデータを増幅しない。

【００４４】ローアドレスストローブ信号バーＲＡＳが
ＨレベルからＬレベルになると、各差動増幅器ＤＡ１〜
ＤＡｎにはビット信号Ａ１〜Ａｎ及び基準信号Ｖref の
電圧レベルに応じた２つの電圧がラッチされ、相補の電
圧信号に増幅されて信号線対Ｂ１，バーＢ１〜Ｂｎ，バ
ーＢｎを介してデコーダ１２に出力される。

【００４５】各差動増幅器ＤＡ１〜ＤＡｎにおける増幅
の開始時には、各信号線対Ｂ１，バーＢ１〜Ｂｎ，バー
Ｂｎの相補の電圧信号はＨ及びＬレベルに確実に分かれ
ておらず中間レベルとなり、共にＨレベル側にあるとす
る。この場合、各検出器ＤＥ１〜ＤＥｎの制御信号はＬ
レベルとなり、制御信号φ１はＬレベルとなる。そのた
め、トランジスタ３５はオフし、アドレスデコーダ１２
には電源ＶCCが供給されず、アドレスデコーダ１２は信
号線対Ｂ１，バーＢ１〜Ｂｎ，バーＢｎの相補の電圧信
号をデコードしない。また、制御信号φ１がＬレベルで
あるため、活性化信号φ２はＨレベルとなり、センスア
ンプ１７は非活性となり、ビット線対ＢＬ，バーＢＬの
データを増幅しない。逆に、各信号線対Ｂ１，バーＢ１
〜Ｂｎ，バーＢｎの相補の電圧信号は共にＬレベル側に
あっても各検出器ＤＥ１〜ＤＥｎの制御信号はＬレベル
となり、制御信号φ１がＬレベルとなる。そのため、ア
ドレスデコーダ１２は信号線対Ｂ１，バーＢ１〜Ｂｎ，
バーＢｎの相補の電圧信号をデコードしない。また、活
性化信号φ２はＨレベルとなり、センスアンプ１７は非
活性となり、ビット線対ＢＬ，バーＢＬのデータを増幅
しない。

【００４６】各信号線対Ｂ１，バーＢ１〜Ｂｎ，バーＢ
ｎの相補の電圧信号の電圧レベルがＨレベルとＬレベル
とに確実に分かれると、各検出器ＤＥ１〜ＤＥｎの制御
信号はＨレベルとなる。すべての検出器ＤＥ１〜ＤＥｎ
の制御信号がＨレベルになると、制御信号φ１はＨレベ
ルとなり、トランジスタ３５はオンし、アドレスデコー
ダ１２に電源ＶCCが供給される。それによって、各信号
線対Ｂ１，バーＢ１〜Ｂｎ，バーＢｎの相補の電圧信号
はアドレスデコーダ１２によって選択信号にデコードさ
れ、メモリセルアレイ１３のいずれか１つのワード線の
みが選択される。選択されたワード線に接続されている
メモリセル１４のデータがビット線対ＢＬ，バーＢＬに
読み出される。そのため、選択されたメモリセル１４の
データが破壊されることはない。

【００４７】また、制御信号φ１がＨレベルになると、
活性化信号φ２は時間ｔ１だけ遅れてＬレベルとなる。
Ｌレベルの活性化信号φ２に基づいてセンスアンプ１７
は活性化され、ビット線対ＢＬ，バーＢＬのデータが増
幅される。

【００４８】この後、コラム選択信号ＣＬがＨレベルに
なると、コラムスイッチ１８ａ，１８ｂがオンし、増幅
されたビット線対ＢＬ，バーＢＬのデータはバス線対Ｄ
Ｂ，バーＤＢに転送される。

【００４９】このように、本実施例では各信号線対Ｂ
１，バーＢ１〜Ｂｎ，バーＢｎの相補の電圧信号がＨ及
びＬレベルに確実に分かれたときにのみ、アドレスデコ
ーダ１２に電源ＶCCが供給され、メモリセルアレイ１３
の１つのワード線のみが選択される。そして、選択され
たワード線に接続されているメモリセル１４のデータの
みがビット線対ＢＬ，バーＢＬに読み出される。そのた
め、選択されたメモリセル１４のデータが破壊されるの
を確実に防止することができる。

【００５０】また、本実施例では活性化信号φ２は検出
回路３７の制御信号φ１がＨレベルになってから時間ｔ
１経過後にＬレベルとなり、センスアンプ１７が活性化
される。このときには、すでにメモリセルアレイ１３の
１つのワード線のみが選択され、このワード線に接続さ
れたメモリセル１４のデータがビット線対ＢＬ，バーＢ
Ｌに正確に読み出されている。そのため、メモリセル１
４のデータがセンスアンプ１７によって破壊されるのを
確実に防止しつつ、増幅することができる。

【００５１】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）差動増幅器ＤＡ１〜ＤＡｎを、１対のＰＭＯＳト
ランジスタのソースを互いに接続するとともに、両ＰＭ
ＯＳトランジスタのソースを定電流源を介して電源ＶCC
に接続した差動部を備えて構成すること。

【００５２】（２）アドレス信号以外の外部信号を増幅
した相補の電圧信号に基づいて動作する内部回路を備え
た半導体記憶装置以外の半導体装置に実施すること。上
記の実施例から把握できる請求項以外の技術的思想につ
いて、以下にその効果とともに記載する。

【００５３】（１）前記内部回路は、前記制御信号（φ
１）に基づいて活性化され、かつ、選択されたメモリセ
ルからの読み出しデータを増幅するためのセンスアンプ
（１７）を備える請求項３に記載の半導体装置。

【００５４】この構成によれば、選択されたメモリセル
のデータの破壊を確実に防止できる。 スイッチ・・・この明細書においてスイッチとは、制御
信号に基づいて回路への電源の供給経路を生成したり、
遮断したりするものを意味し、単体のＮＭＯＳトランジ
スタのみならず、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタよりなるトランスミッションゲートや、バイ
ポーラトランジスタよりなるスイッチを含むものとす
る。

【００５５】

【発明の効果】以上詳述したように、請求項１及び２の
発明によれば、外部信号を増幅した相補の第１及び第２
の信号に基づいて動作する内部回路の誤動作を防止でき
る。

【００５６】請求項３及び４の発明によれば、メモリセ
ルのデータが破壊されるのを防止できる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 本発明をＤＲＡＭに具体化した一実施例を示
す概略ブロック図である。

【図３】 図２のアドレスバッファ及び検出回路を示す
回路図である。

【図４】 図２のＤＲＡＭの作用を示すタイムチャート
である。

【図５】 従来のＤＲＡＭを示す回路図である。

【図６】 図５のＤＲＡＭの作用を示すタイムチャート
である。

【符号の説明】

１ 差動増幅器 ２ 内部回路 ３ 検出回路 １１ 差動増幅器としてのアドレスバッファ １２ 内部回路を構成するデコーダ １３ 内部回路を構成するメモリセルアレイ ３５ スイッチとしてのＮＭＯＳトランジスタ ４１ 第１のＮＡＮＤ回路 ４２ 第２のＮＡＮＤ回路 ４３ 第３のＮＡＮＤ回路 Ａ１〜Ａｎ 外部信号としてのアドレス信号 ＩＮ 外部信号 ＯＵＴ，バーＯＵＴ 第１及び第２の信号 Ｓ１ 制御信号 Ｖref 内部基準信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部信号と内部基準信号とを入力し、両
   信号を増幅した相補の第１及び第２の信号を出力する差
   動増幅器と、 前記差動増幅器の第１及び第２の信号に基づいて動作す
   る内部回路と、 前記差動増幅器の第１及び第２の信号の電圧レベルを検
   出し、第１及び第２の信号の電圧レベルが前記内部回路
   を正常に動作させる所定の電圧レベルに達したとき、前
   記内部回路を動作させるための制御信号を出力する検出
   回路とを備える半導体装置。
2. 【請求項２】 前記検出回路は、 前記第１の信号の電圧レベルと、前記第２の信号を反転
   させた信号の電圧レベルとに基づく信号を出力する第１
   のＮＡＮＤ回路と、 前記第２の信号の電圧レベルと、前記第１の信号を反転
   させた信号の電圧レベルとに基づく信号を出力する第２
   のＮＡＮＤ回路と、 前記第１及び第２のＮＡＮＤ回路の出力信号に基づいて
   前記制御信号を出力する第３のＮＡＮＤ回路とを備える
   請求項１に記載の半導体装置。
3. 【請求項３】 前記外部信号はメモリセルアレイの所定
   のメモリセルを選択するためのアドレス信号であり、 前記差動増幅器は前記アドレス信号及び前記内部基準信
   号を入力し、両信号を増幅した相補の第１及び第２の信
   号を出力するアドレスバッファであり、 前記内部回路は、複数のワード線及び複数のビット線対
   間に接続された複数のメモリセルを備えたメモリセルア
   レイと、前記制御信号に基づいて活性化され、かつ、前
   記アドレスバッファの第１及び第２の信号を選択信号に
   デコードして前記メモリセルアレイの所定のワード線を
   選択するためのデコーダとを備える請求項１又は２に記
   載の半導体装置。
4. 【請求項４】 前記内部回路は、前記制御信号に基づい
   て前記デコーダを電源に接続して前記デコーダを活性化
   するためのスイッチを備える請求項３に記載の半導体装
   置。