JPS59175094A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59175094A JPS59175094A JP58048170A JP4817083A JPS59175094A JP S59175094 A JPS59175094 A JP S59175094A JP 58048170 A JP58048170 A JP 58048170A JP 4817083 A JP4817083 A JP 4817083A JP S59175094 A JPS59175094 A JP S59175094A
- Authority
- JP
- Japan
- Prior art keywords
- test
- data
- bus line
- preamplifiers
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに関し、特にテストが短時間にで
きるＭＯＳダイナミックＲＡＭに関する。
きるＭＯＳダイナミックＲＡＭに関する。
第１図に従来の２５６Ｋｂｉｔでプリアンプ４個のＭＯ
ＳダイナミックＲＡＭの構成園を示す。図において、（
１）は外部アドレス信号Ａ ｏ ｒ Ａ ｌ にょシ
出カ信号Ｘｏ、ＸｏｐＸｔ＋Ｘ１が出力されるＸアドレ
スバッファ、（２）は外部アドレス信号Ａ ！ ＋ Ａ
Ｓｒ〜Ａ８にょシ出カ信号Ｘｓ 、Ｘｔ 、Ｘｓ ＋
Ｘ＋ ｔ 〜Ｘｓ 、Ｘｓが出力されるＸアドレスバッ
ファ、（３）は前記出力信号Ｘｚ ＋Ｘｉ 、Ｘａ ＋
Ｘｓ＋〜Ｘ５Ｘ８が入力されてメモリセルブロック（６
）〜（９）ニ対シワード線ＷＬｏ 、 ＷＬ ｓ −Ｗ
Ｌ１２’Ｗの１本音選択するＸデコーダ、（４）は外
部アドレス信号ＡＯ，Ａｔｏｓ〜Ａ１７によシ出力信号
Ｙｏ 、Ｙｏ ｙＹｔ ｐＹｌ＋〜Ｙ ８＋ Ｙ ｓが
出力されるＹアドレスバッファ、！１）は前記出力信号
Ｙｏ。
ＳダイナミックＲＡＭの構成園を示す。図において、（
１）は外部アドレス信号Ａ ｏ ｒ Ａ ｌ にょシ
出カ信号Ｘｏ、ＸｏｐＸｔ＋Ｘ１が出力されるＸアドレ
スバッファ、（２）は外部アドレス信号Ａ ！ ＋ Ａ
Ｓｒ〜Ａ８にょシ出カ信号Ｘｓ 、Ｘｔ 、Ｘｓ ＋
Ｘ＋ ｔ 〜Ｘｓ 、Ｘｓが出力されるＸアドレスバッ
ファ、（３）は前記出力信号Ｘｚ ＋Ｘｉ 、Ｘａ ＋
Ｘｓ＋〜Ｘ５Ｘ８が入力されてメモリセルブロック（６
）〜（９）ニ対シワード線ＷＬｏ 、 ＷＬ ｓ −Ｗ
Ｌ１２’Ｗの１本音選択するＸデコーダ、（４）は外
部アドレス信号ＡＯ，Ａｔｏｓ〜Ａ１７によシ出力信号
Ｙｏ 、Ｙｏ ｙＹｔ ｐＹｌ＋〜Ｙ ８＋ Ｙ ｓが
出力されるＹアドレスバッファ、！１）は前記出力信号
Ｙｏ。
Ｙｏ 、ＹＩＩＹＩ 、 〜Ｙｓ ＋Ｙａが入力されて
コラム選択線ＣＬｏ ｒ ＣＬ ｔ ＋ 〜ＣＬｂｏの
１本を選択するＹデコーダである。（６） 、’ （７
） 、 （８） 、 （９）は各々に前記ワード線ＷＬ
ｏ ’ｙ ＷＬＩ 、 〜ＷＬｘｚ７とコラム僅択線Ｃ
Ｌｏ、 ＣＬｌｔ〜ＣＬｓｌｌが入力されるメモリセル
ブロック、（１０） 。
コラム選択線ＣＬｏ ｒ ＣＬ ｔ ＋ 〜ＣＬｂｏの
１本を選択するＹデコーダである。（６） 、’ （７
） 、 （８） 、 （９）は各々に前記ワード線ＷＬ
ｏ ’ｙ ＷＬＩ 、 〜ＷＬｘｚ７とコラム僅択線Ｃ
Ｌｏ、 ＣＬｌｔ〜ＣＬｓｌｌが入力されるメモリセル
ブロック、（１０） 。
（１１） 、 （１２） 、 （１３）はメモリセル
ブロック（６）。
ブロック（６）。
ＣＩ＞ 、 （８） 、 （９）から入出力線対ｌ１０
１． ”１０１、〜■１０４ｒ ｌ１０４に介して入力
されたデータを増幅するプリアンプである。（１４）は
ブロックセレクタ、（１５）は読み出しバッファ、（１
６）は書き込みバッファであって、ブロックセレクタ（
１４） ＨＸアドレスＸｏ、Ｘｏ、Ｘｌ、Ｘｌによって
データバス線□・１ 対ＤＢ１．ＤＢ１．〜ＤＢ４
、ＤＢ４のうち１対のみを選択λ し、選択されたデータは読み出しデータバス線対ＤＢＲ
，ＤＢＲｅ介して読み出しバッファ（１５）に送られ、
出力信号Ｄｏｕ丁として出力される。書き込みの場合は
、入力信号ＤＩＮが書き込みバッファ（１６）及び書き
込みデータバス線対ＤＢＷ、両立を介してブロックセレ
クタ（１４）に入力され、以後の過程を逆に経ることに
よ）成される。
１． ”１０１、〜■１０４ｒ ｌ１０４に介して入力
されたデータを増幅するプリアンプである。（１４）は
ブロックセレクタ、（１５）は読み出しバッファ、（１
６）は書き込みバッファであって、ブロックセレクタ（
１４） ＨＸアドレスＸｏ、Ｘｏ、Ｘｌ、Ｘｌによって
データバス線□・１ 対ＤＢ１．ＤＢ１．〜ＤＢ４
、ＤＢ４のうち１対のみを選択λ し、選択されたデータは読み出しデータバス線対ＤＢＲ
，ＤＢＲｅ介して読み出しバッファ（１５）に送られ、
出力信号Ｄｏｕ丁として出力される。書き込みの場合は
、入力信号ＤＩＮが書き込みバッファ（１６）及び書き
込みデータバス線対ＤＢＷ、両立を介してブロックセレ
クタ（１４）に入力され、以後の過程を逆に経ることに
よ）成される。
しかしながら従来のこのような構成では、プリアンプが
複数アシながら、ブロックセレクタでそれらの１個のみ
選択されてしまうため、チップ外−部には１メモリサイ
クルに１ビツトのデータしか読み出せない。このためビ
ット集積度の増大に応じて全メモリセルをテストする時
間が増加してしまうという欠点があった。
複数アシながら、ブロックセレクタでそれらの１個のみ
選択されてしまうため、チップ外−部には１メモリサイ
クルに１ビツトのデータしか読み出せない。このためビ
ット集積度の増大に応じて全メモリセルをテストする時
間が増加してしまうという欠点があった。
本発明はこのような従来の欠点に鑑みてなされたもので
、複数のプリアンプの出力を各々同時に外部からモニタ
できるテスト手段を付加することにヨリ、短時間にすべ
てのメモリセルのテストができる半導体メモリ全提供す
ることを目的としている。
、複数のプリアンプの出力を各々同時に外部からモニタ
できるテスト手段を付加することにヨリ、短時間にすべ
てのメモリセルのテストができる半導体メモリ全提供す
ることを目的としている。
次に本発明の一実施例について第２図を用いて説明する
。第２図は第１図の構成にテスト手段としてテストバッ
ファ（１７） 、 （１ｇ） 、 （１９） 。
。第２図は第１図の構成にテスト手段としてテストバッ
ファ（１７） 、 （１ｇ） 、 （１９） 。
（２０）とテスト制御端子（２１）を設けたもので、他
の部分は第１図と同様につき説明は省略する。
の部分は第１図と同様につき説明は省略する。
プリアンプ（１０）〜（１３）のデータバス線対ＤＢ１
。
。
ＤＢＩ、〜ＤＢ４．ＤＢ４１−ｔブロックセレクタ（１
４）に−各々接続されると共に、テストバッファ（１７
）〜（２０）に接続されている。又、第３図は第２図に
おけるテストバッファ（１Ｔ）の一実施例を示している
。第３図において、テスト制御端子（２１）に外部から
制御信号が入力され、テストバッファ（１７）〜（２０
）が制御される。
４）に−各々接続されると共に、テストバッファ（１７
）〜（２０）に接続されている。又、第３図は第２図に
おけるテストバッファ（１Ｔ）の一実施例を示している
。第３図において、テスト制御端子（２１）に外部から
制御信号が入力され、テストバッファ（１７）〜（２０
）が制御される。
第１のトランジスタに相当するトランジスタ（２２）の
ドレインはデータバス線対の一方に相当するＤＢｌに接
続され、ゲートはテスト制御端子（２１）に接続され、
ソースはノード（２３）を介して第１の電極パッドに相
当する電極パッド（２４）に接続されている。又、第２
のトランジスタに相当するトランジスタ（２５）のドし
インはデータバス線対の他方に相当するＤＢＩに接続さ
れ、ゲートはテスト制御端子（２１）に接続され、ソー
スはノード（２６）＊介して第２の電極パッドに相当す
る一電極パッド（２Ｔ）に接続されている。なお、他の
テストバッファ（１８） 、 、（１９） 、 （２０
）も同様な構成と斤ってい乞。
ドレインはデータバス線対の一方に相当するＤＢｌに接
続され、ゲートはテスト制御端子（２１）に接続され、
ソースはノード（２３）を介して第１の電極パッドに相
当する電極パッド（２４）に接続されている。又、第２
のトランジスタに相当するトランジスタ（２５）のドし
インはデータバス線対の他方に相当するＤＢＩに接続さ
れ、ゲートはテスト制御端子（２１）に接続され、ソー
スはノード（２６）＊介して第２の電極パッドに相当す
る一電極パッド（２Ｔ）に接続されている。なお、他の
テストバッファ（１８） 、 、（１９） 、 （２０
）も同様な構成と斤ってい乞。
次に上記構成の動作について説明する。読み出し動作時
の場合、メモリセルブロック（６）〜（９）の内の選択
されたメモリセルのデータがプリアンプ（１０）〜（１
３）で増幅されてデータバス線対ＤＢＩ。
の場合、メモリセルブロック（６）〜（９）の内の選択
されたメモリセルのデータがプリアンプ（１０）〜（１
３）で増幅されてデータバス線対ＤＢＩ。
ＤＢｌ 、〜ＤＢ４ 、 ＤＢ４に出力される。そして
、ブロックセレクタ（１４）では選択されたデータバス
線対のみのデータが読み出しバッファ（１５）’ｒ介し
て出力される。同時に各データバス線対のデータはテス
トバッファ（１７）〜（２０）にも伝達される。
、ブロックセレクタ（１４）では選択されたデータバス
線対のみのデータが読み出しバッファ（１５）’ｒ介し
て出力される。同時に各データバス線対のデータはテス
トバッファ（１７）〜（２０）にも伝達される。
第３図のテストバッファ回路において、テスト時にテス
ト制御端子−ｉ［ＨＪレベルにすると、トランジスタ（
２２） 、 （２５）が導通状態となり、データバス線
対のデータをノード（２３）、（２６）を介して電装バ
ッド（２４）、（２７）Ｋ出力してチップ外部からモニ
タできる。
ト制御端子−ｉ［ＨＪレベルにすると、トランジスタ（
２２） 、 （２５）が導通状態となり、データバス線
対のデータをノード（２３）、（２６）を介して電装バ
ッド（２４）、（２７）Ｋ出力してチップ外部からモニ
タできる。
又、テスト制御信号を「Ｉ（」レベルにして電極パッド
（２４） 、 （２’７）に相補入力電圧を与えること
により書き込みも実行できる。
（２４） 、 （２’７）に相補入力電圧を与えること
により書き込みも実行できる。
このように、ウェハのテスト時に各テストバッファ（１
７）〜（２０）の電極パッド及びテスト制御端子（２１
）の電極パッドに探針を当てて、テスト制御端子ｋｒＨ
Ｊレベルとし、テストバッファ（１７）〜（２０）の電
極パッドに対して電圧の印加又は出力電圧のモニタを行
うことによシ１メモリサインルにおいて、テストバッフ
ァ数、即ち、プリアンプの数と同数に対し同時に書き込
み又は読み出しのテストが実行できる。即ち、テスト時
間がプリアンプ数で割った時間に短縮される。しかもテ
スト制御端子’ｋｒＬＪレベルにすることによシ、通常
動作に対しては何の影響も与えない。
７）〜（２０）の電極パッド及びテスト制御端子（２１
）の電極パッドに探針を当てて、テスト制御端子ｋｒＨ
Ｊレベルとし、テストバッファ（１７）〜（２０）の電
極パッドに対して電圧の印加又は出力電圧のモニタを行
うことによシ１メモリサインルにおいて、テストバッフ
ァ数、即ち、プリアンプの数と同数に対し同時に書き込
み又は読み出しのテストが実行できる。即ち、テスト時
間がプリアンプ数で割った時間に短縮される。しかもテ
スト制御端子’ｋｒＬＪレベルにすることによシ、通常
動作に対しては何の影響も与えない。
なお、上記実施例では２５６Ｋｂｉｔのメモリでプリア
ンプ４個１の場合について説明したが、他のビット数、
他のプリアンプ数の場合でも同様である。
ンプ４個１の場合について説明したが、他のビット数、
他のプリアンプ数の場合でも同様である。
又、λ□１０ＳダイナミックＲＡＭ以外のメモリ、即ち
スタチックＲＡＭやＰ−ＲＯＦ、（であっても、プリア
ンプの数が出力端子の敬よシ多い場合は適用可能である
。
スタチックＲＡＭやＰ−ＲＯＦ、（であっても、プリア
ンプの数が出力端子の敬よシ多い場合は適用可能である
。
以上述べてきたように本発明によれば、半導体メモリの
プリアンプのテータバス線対をテスト手段としてのテス
トバッファ回路を用いて同時に書き込み又は読み出しが
できるようにしたので、チップのテストが短時間にでき
て製造コストを大幅に下ける効果がある。
プリアンプのテータバス線対をテスト手段としてのテス
トバッファ回路を用いて同時に書き込み又は読み出しが
できるようにしたので、チップのテストが短時間にでき
て製造コストを大幅に下ける効果がある。
第１図は従来のＭＯＳダイナミックＲＡＭの構成図、第
２図は本発明の一実施例によるＭＯＳターイナミツクＲ
ＡＭの構成図、第３図は第２図におけるテストバッファ
の回路図である。 なお、図中、同一符号は同−又は相当部分を示す０ （１） 、 （２）・・・・Ｘ７ドレス、＜７フア、（
３）・・・・Ｘデコーダ、（４）・・・・Ｙアドレスノ
くソファ、（５）・・・・Ｙデコーダ、（６）〜（９）
・・・・メモ１ノセルブロツク、（１０）〜（１３’）
・・・・プリアンプ数、（１４）す・・ブロックセレク
タ、（１５）φ・・・読み出しバッファ、（１６）・・
・・書き込み・（ソファ、（１７）〜（２０）・・・・
テストノ（ソファ、（２１）・・・・テスト制御端子。
２図は本発明の一実施例によるＭＯＳターイナミツクＲ
ＡＭの構成図、第３図は第２図におけるテストバッファ
の回路図である。 なお、図中、同一符号は同−又は相当部分を示す０ （１） 、 （２）・・・・Ｘ７ドレス、＜７フア、（
３）・・・・Ｘデコーダ、（４）・・・・Ｙアドレスノ
くソファ、（５）・・・・Ｙデコーダ、（６）〜（９）
・・・・メモ１ノセルブロツク、（１０）〜（１３’）
・・・・プリアンプ数、（１４）す・・ブロックセレク
タ、（１５）φ・・・読み出しバッファ、（１６）・・
・・書き込み・（ソファ、（１７）〜（２０）・・・・
テストノ（ソファ、（２１）・・・・テスト制御端子。
Claims (1)
- 【特許請求の範囲】 α）外部アドレス信号によシ複数のプリアンプのデータ
バス線対のいずれか１組を選択して書き込み又は読み出
しを行う半導体メモリにおいて、これらのプリアンプに
対し同時に書き込み又は読み出しを行うテスト手段を有
すること全特徴とする半導体メモリ。 （２）テスト手段は、ドレインをプリアンプのデータバ
ス線対の一万に接続し、ソースを第１の電極パッドに接
続し、ゲートを制御線に接続した第１のトランジスタと
、゛ドレインをプリアンプのデータバス線対の他方に接
続し、ソースを第２の電極パッドに接続し１、ゲートを
制御線に接続した第２のトランジスタとによシ構成され
たことを特徴とする特許請求の範囲第１項記載の半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048170A JPS59175094A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048170A JPS59175094A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175094A true JPS59175094A (ja) | 1984-10-03 |
| JPH0325872B2 JPH0325872B2 (ja) | 1991-04-09 |
Family
ID=12795917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048170A Granted JPS59175094A (ja) | 1983-03-22 | 1983-03-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175094A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126696A (ja) * | 1984-11-22 | 1986-06-14 | Toshiba Corp | 半導体記憶装置 |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPS648589A (en) * | 1987-06-30 | 1989-01-12 | Nec Corp | Semiconductor storage device |
| JPH01184798A (ja) * | 1988-01-20 | 1989-07-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH0464991A (ja) * | 1990-07-05 | 1992-02-28 | Toshiba Corp | 半導体メモリ装置 |
| US5923600A (en) * | 1996-10-02 | 1999-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device and test method and apparatus for semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
-
1983
- 1983-03-22 JP JP58048170A patent/JPS59175094A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126696A (ja) * | 1984-11-22 | 1986-06-14 | Toshiba Corp | 半導体記憶装置 |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPH0572039B2 (ja) * | 1986-07-30 | 1993-10-08 | Mitsubishi Electric Corp | |
| US5867436A (en) * | 1986-07-30 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Random access memory with a plurality amplifier groups for reading and writing in normal and test modes |
| JPS648589A (en) * | 1987-06-30 | 1989-01-12 | Nec Corp | Semiconductor storage device |
| JP2641867B2 (ja) * | 1987-06-30 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置 |
| JPH01184798A (ja) * | 1988-01-20 | 1989-07-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH0464991A (ja) * | 1990-07-05 | 1992-02-28 | Toshiba Corp | 半導体メモリ装置 |
| US5923600A (en) * | 1996-10-02 | 1999-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device and test method and apparatus for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325872B2 (ja) | 1991-04-09 |
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