JPH047040B2 - - Google Patents
Info
- Publication number
- JPH047040B2 JPH047040B2 JP57228417A JP22841782A JPH047040B2 JP H047040 B2 JPH047040 B2 JP H047040B2 JP 57228417 A JP57228417 A JP 57228417A JP 22841782 A JP22841782 A JP 22841782A JP H047040 B2 JPH047040 B2 JP H047040B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- read
- output
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 43
- 238000001514 detection method Methods 0.000 claims description 26
- 238000012360 testing method Methods 0.000 claims description 24
- 238000003491 array Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000007547 defect Effects 0.000 claims description 14
- 101150049891 MCA1 gene Proteins 0.000 description 12
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000011156 evaluation Methods 0.000 description 12
- 101100512517 Trypanosoma brucei brucei MCA4 gene Proteins 0.000 description 8
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 6
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 6
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は短時間で機能評価を行なうことが可能
な半導体記憶装置に関する。
な半導体記憶装置に関する。
(2) 技術の背景
半導体記憶装置の容量は急速に増大しており、
256Kbitの容量をもつものさえ実用化されようと
している。半導体記憶装置の容量が小さいうちは
機能評価に要する時間はそれほど問題とされなか
つたが、記憶容量の増大と共にその機能評価に要
する時間も膨大なものとなつてきている。
256Kbitの容量をもつものさえ実用化されようと
している。半導体記憶装置の容量が小さいうちは
機能評価に要する時間はそれほど問題とされなか
つたが、記憶容量の増大と共にその機能評価に要
する時間も膨大なものとなつてきている。
(3) 従来技術と問題点
第１図は従来の半導体記憶装置のブロツク図で
ある。図中、MCAはメモリセルアレイ、RABは
ローアドレス入力バツフア、RDはローデコー
ダ、CGはコラムゲート、CDはコラムデコーダ、
CABはコラムアドレス入力バツフア、DBはデー
タバス、IBはデータ入力バツフア、OBは出力バ
ツフア、SA・WAはセンスアンプ及びライトア
ンプ、Ｄ・INは入力データ、Ｄ・OUTは出力デ
ータ、A0〜A13はアドレス信号である。
ある。図中、MCAはメモリセルアレイ、RABは
ローアドレス入力バツフア、RDはローデコー
ダ、CGはコラムゲート、CDはコラムデコーダ、
CABはコラムアドレス入力バツフア、DBはデー
タバス、IBはデータ入力バツフア、OBは出力バ
ツフア、SA・WAはセンスアンプ及びライトア
ンプ、Ｄ・INは入力データ、Ｄ・OUTは出力デ
ータ、A0〜A13はアドレス信号である。
従来の半導体記憶装置に於いては、アドレス信
号が与えられるとローデコーダRD、コラムデコ
ーダCDに出力によつて選択されたメモリセルア
レイMCA内の１つのメモリセルに対してデータ
の書込み又は読出しが行なわれる。この様な半導
体記憶装置の機能評価は全ビツトにランダムにデ
ータを書込み、読出しアドレスの順序を様々に変
えて読出しを行ない、所要のデータが読出される
か否かを調べることによつて行なわれている。例
えば100nsecの周期で動作させて、アドレスを０
→１→０→２→…０→ｎ→０→０→１→２→１→
３→…１→ｎ→１→０→１→１→２→３→２→４
→…→ｎ→ｎという様に操作して評価を行なう、
言わゆる二乗パターンでアドレスを操作した場
合、容量が1bit×1kwordRAMの場合は100nsec
×（10242＋α1）0.1secであるが1bit×64kword
となると100nsec×（655362＋α2）410secとな
り、非常に多くの時間が必要とされる。尚、α1、
α2は実際の評価に入るまでの予備サイクルを示
す。この様な二乗パターンでアドレスを操作する
以外に、評価時間を短縮するための各種のアドレ
ス操作の方法が考えられているが、従来の半導体
記憶装置では評価時間の短縮にも限度がある。
号が与えられるとローデコーダRD、コラムデコ
ーダCDに出力によつて選択されたメモリセルア
レイMCA内の１つのメモリセルに対してデータ
の書込み又は読出しが行なわれる。この様な半導
体記憶装置の機能評価は全ビツトにランダムにデ
ータを書込み、読出しアドレスの順序を様々に変
えて読出しを行ない、所要のデータが読出される
か否かを調べることによつて行なわれている。例
えば100nsecの周期で動作させて、アドレスを０
→１→０→２→…０→ｎ→０→０→１→２→１→
３→…１→ｎ→１→０→１→１→２→３→２→４
→…→ｎ→ｎという様に操作して評価を行なう、
言わゆる二乗パターンでアドレスを操作した場
合、容量が1bit×1kwordRAMの場合は100nsec
×（10242＋α1）0.1secであるが1bit×64kword
となると100nsec×（655362＋α2）410secとな
り、非常に多くの時間が必要とされる。尚、α1、
α2は実際の評価に入るまでの予備サイクルを示
す。この様な二乗パターンでアドレスを操作する
以外に、評価時間を短縮するための各種のアドレ
ス操作の方法が考えられているが、従来の半導体
記憶装置では評価時間の短縮にも限度がある。
(4) 発明の目的
本発明は、複数bitを同時に評価することも可
能な半導体記憶装置を提供することによつて上記
の問題を大巾に改善することを目的としている。
能な半導体記憶装置を提供することによつて上記
の問題を大巾に改善することを目的としている。
(5) 発明の構成
上記の目的は、複数のメモリセルアレイを有
し、通常モードではアドレス信号に従つて前記複
数のメモリセル内の単一メモリセルに対してのみ
データの書込み又は読出しを行ない、試験モード
では前記複数のメモリセルアレイに対して同時に
データの書込み又は読出しを行なう半導体記憶装
置であつて、それぞれの前記メモリセルアレイに
対して設けられた複数の書込み及び読出し回路
と、書込みデータを外部から受ける入力バツフア
と、読出しデータを外部へ出力する出力バツフア
と、通常モードと試験モードを切換えるための制
御信号を検出する制御信号検出回路と、前記試験
モードにおいて前記入力バツフアから供給される
基準データと、各前記メモリセルアレイから同時
に読出されたデータとを比較する複数の比較回路
と、少なくとも１つの前記比較回路に於いて前記
読出しデータと前記基準データとの不一致が検出
された場合には不良検出信号を発生する不良検出
回路と、前記制御信号検出回路の出力に従い、前
記通常モードでは各前記メモリセルアレイから読
出されたデータのうちから１ビツトを選択して前
記出力バツフアへ与え、前記試験モードでは前記
メモリセルアレイからのデータに代えて前記不良
検出回路の出力を選択して前記出力バツフアへ与
えるデータセレクタとを具備することを特徴とす
る半導体記憶装置によつて達成される。
し、通常モードではアドレス信号に従つて前記複
数のメモリセル内の単一メモリセルに対してのみ
データの書込み又は読出しを行ない、試験モード
では前記複数のメモリセルアレイに対して同時に
データの書込み又は読出しを行なう半導体記憶装
置であつて、それぞれの前記メモリセルアレイに
対して設けられた複数の書込み及び読出し回路
と、書込みデータを外部から受ける入力バツフア
と、読出しデータを外部へ出力する出力バツフア
と、通常モードと試験モードを切換えるための制
御信号を検出する制御信号検出回路と、前記試験
モードにおいて前記入力バツフアから供給される
基準データと、各前記メモリセルアレイから同時
に読出されたデータとを比較する複数の比較回路
と、少なくとも１つの前記比較回路に於いて前記
読出しデータと前記基準データとの不一致が検出
された場合には不良検出信号を発生する不良検出
回路と、前記制御信号検出回路の出力に従い、前
記通常モードでは各前記メモリセルアレイから読
出されたデータのうちから１ビツトを選択して前
記出力バツフアへ与え、前記試験モードでは前記
メモリセルアレイからのデータに代えて前記不良
検出回路の出力を選択して前記出力バツフアへ与
えるデータセレクタとを具備することを特徴とす
る半導体記憶装置によつて達成される。
(6) 発明の実施例
以下、図を用いて本発明の実施例につき詳細に
説明する。第２図は本発明の一実施例を示すブロ
ツク図、第３図は書込み時の動作タイミング図、
第４図は読出し時の動作タイミング図である。図
はMCA１〜MCA４は４分割された各メモリセル
アレイ、RDはローデコーダ、RABはローアドレ
ス入力バツフア、CG１〜CG４はコラムゲート、
CD１〜CD５はコラムデコーダ、SA・WA１〜
４はセンスアンプ及びライトアンプ、CABはコ
ラムアドレス入力バツフア、CMP１〜４は比較
回路、FDETは不良検出回路、DSELはデータセ
レクタ、OBは出力バツフア、IBは入力バツフ
ア、WCNTは書込制御回路、CDETは多重試験
モード制御信号検出回路、WEはライトイネーブ
ル信号、DOUTは出力データ、DINは入力デー
タ、CTSは制御信号、A0〜A13はアドレス信号を
示す。尚、第３，４図に於いてADDは第２図の
A0〜A13に対応している。
説明する。第２図は本発明の一実施例を示すブロ
ツク図、第３図は書込み時の動作タイミング図、
第４図は読出し時の動作タイミング図である。図
はMCA１〜MCA４は４分割された各メモリセル
アレイ、RDはローデコーダ、RABはローアドレ
ス入力バツフア、CG１〜CG４はコラムゲート、
CD１〜CD５はコラムデコーダ、SA・WA１〜
４はセンスアンプ及びライトアンプ、CABはコ
ラムアドレス入力バツフア、CMP１〜４は比較
回路、FDETは不良検出回路、DSELはデータセ
レクタ、OBは出力バツフア、IBは入力バツフ
ア、WCNTは書込制御回路、CDETは多重試験
モード制御信号検出回路、WEはライトイネーブ
ル信号、DOUTは出力データ、DINは入力デー
タ、CTSは制御信号、A0〜A13はアドレス信号を
示す。尚、第３，４図に於いてADDは第２図の
A0〜A13に対応している。
以下、第３，４図を用いて第２図に示す本発明
にかかる半導体記憶装置の動作の概略を説明す
る。本実施例に於いて通常モード時は、従来と同
様にローアドレス入力バツフアRABにローアド
レスA0〜A6、コラムアドレス入力バツフアCAB
にコラムアドレスA7〜A13を入力すると、ローデ
コーダRD及びコラムデコーダCDの出力によつて
メモリセルアレイMCA１〜４内の１つのメモリ
セルのみが選択されて、センスアンプ及びライト
アンプSA・WA１〜４内の１つを介して選択さ
れたメモリセルからのデータの読出し又は書込み
が行なわれる。尚、読出し時にはコラムデコーダ
５の出力に応じて、SA・WA１〜４の出力がデ
ータセレクタDSELによつて選択的に出力バツフ
アOBに接続される。
にかかる半導体記憶装置の動作の概略を説明す
る。本実施例に於いて通常モード時は、従来と同
様にローアドレス入力バツフアRABにローアド
レスA0〜A6、コラムアドレス入力バツフアCAB
にコラムアドレスA7〜A13を入力すると、ローデ
コーダRD及びコラムデコーダCDの出力によつて
メモリセルアレイMCA１〜４内の１つのメモリ
セルのみが選択されて、センスアンプ及びライト
アンプSA・WA１〜４内の１つを介して選択さ
れたメモリセルからのデータの読出し又は書込み
が行なわれる。尚、読出し時にはコラムデコーダ
５の出力に応じて、SA・WA１〜４の出力がデ
ータセレクタDSELによつて選択的に出力バツフ
アOBに接続される。
多重試験モード時は、A13の電位を通常モード
時の電位よりも高くし、これを制御信号とする。
かかる制御信号はアドレスA13に接続された制御
信号検出回路CDETで検出され、その検出出力に
よつてコラムアドレス入力バツフアCABのA12，
A13に対応する出力はすべてローレベルに固定さ
れる。通常モードではアドレスA12，A13の組合
せでメモリセルアレイMCA１〜４内の１つのメ
モリセルが選択されるが、多重試験モード時には
A12，A13が上述の様に共にローレベルとなるの
で、アドレスA0〜A11によりメモリセルを選択す
ると、メモリセルアレイMCA１〜MCA４のそれ
ぞれに於いて１つづつのメモリセルが同時に選択
される。従つて多重試験モード時にライトイネー
ブル信号WBをハイレベルとして、入力バツフア
IBにデータDINを入力すると、メモリセルアレ
イMCA１〜４のそれぞれの選択されたメモリセ
ルに共通のデータが同時に書込まれる。従つて本
発明によれば、従来の1/4の時間で全メモリセル
に対する書込みが終了する。
時の電位よりも高くし、これを制御信号とする。
かかる制御信号はアドレスA13に接続された制御
信号検出回路CDETで検出され、その検出出力に
よつてコラムアドレス入力バツフアCABのA12，
A13に対応する出力はすべてローレベルに固定さ
れる。通常モードではアドレスA12，A13の組合
せでメモリセルアレイMCA１〜４内の１つのメ
モリセルが選択されるが、多重試験モード時には
A12，A13が上述の様に共にローレベルとなるの
で、アドレスA0〜A11によりメモリセルを選択す
ると、メモリセルアレイMCA１〜MCA４のそれ
ぞれに於いて１つづつのメモリセルが同時に選択
される。従つて多重試験モード時にライトイネー
ブル信号WBをハイレベルとして、入力バツフア
IBにデータDINを入力すると、メモリセルアレ
イMCA１〜４のそれぞれの選択されたメモリセ
ルに共通のデータが同時に書込まれる。従つて本
発明によれば、従来の1/4の時間で全メモリセル
に対する書込みが終了する。
次いで、読出しを行なう場合にはライトイネー
ブル信号WEをローレベルに戻し、ライトアンプ
を不活性化してから、入力バツフアIBに基準デ
ータを与える。かかる基準データは、前述の書込
みアドレスと書込データとの関係を記憶している
ICテスタ（図示せず）から与えられる。読出し
時も書込み時と同様に多重試験モードに於いて
は、４つのメモリセルアレイMCA１〜４から同
時にデータが読出される。読出されたデータは比
較回路CMP１〜４に於いてそれぞれ前記基準デ
ータと比較される。各比較回路CMP１〜４の出
力は不良検出回路FDETに入力され、不良検出回
路FDETは、４つの比較回路CMP１〜４のうち
１つでも基準データの不一致を示すものがあれ
ば、不良検出信号FSをデータセレクタDSELを
介して、出力バツフアOBから外部へ出力する。
尚、データセレクタDSELでは、制御信号CTSが
検出されている間は、各センスアンプと出力バツ
フアOBとの間の径路を切断し、不良検出回路
FDETの出力FSを出力バツフアOBに入力する様
に動作する。この様にして本実施例では4bitを同
時に評価することが可能となり、試験時間の大幅
な短縮が可能である。例えば前述の64Kbitの
RAMのアドレスを二乗パターンで読出し操作し
た場合を考えると評価時間は、100nsec×
｛（65536／４）2＋α3｝25.6secと1/16の時間にな
る。尚、α3は前述のα1、α2と同様のものである。
実際には全ての機能評価を複数bit同時書込み、
読出しで行なえるものではない。しかしながら多
くの機能評価を複数bit同時評価することは可能
であり、又、たとえ読出しを複数bit同時に行つ
たのでは充分な評価ができない場合でも書込みは
複数bit同時に行なうことは可能な場合も少なく
なくその逆もある。つまり任意に該多重試験モー
ドを使用することにより総合的な評価時間を大巾
に短縮することは可能である。
ブル信号WEをローレベルに戻し、ライトアンプ
を不活性化してから、入力バツフアIBに基準デ
ータを与える。かかる基準データは、前述の書込
みアドレスと書込データとの関係を記憶している
ICテスタ（図示せず）から与えられる。読出し
時も書込み時と同様に多重試験モードに於いて
は、４つのメモリセルアレイMCA１〜４から同
時にデータが読出される。読出されたデータは比
較回路CMP１〜４に於いてそれぞれ前記基準デ
ータと比較される。各比較回路CMP１〜４の出
力は不良検出回路FDETに入力され、不良検出回
路FDETは、４つの比較回路CMP１〜４のうち
１つでも基準データの不一致を示すものがあれ
ば、不良検出信号FSをデータセレクタDSELを
介して、出力バツフアOBから外部へ出力する。
尚、データセレクタDSELでは、制御信号CTSが
検出されている間は、各センスアンプと出力バツ
フアOBとの間の径路を切断し、不良検出回路
FDETの出力FSを出力バツフアOBに入力する様
に動作する。この様にして本実施例では4bitを同
時に評価することが可能となり、試験時間の大幅
な短縮が可能である。例えば前述の64Kbitの
RAMのアドレスを二乗パターンで読出し操作し
た場合を考えると評価時間は、100nsec×
｛（65536／４）2＋α3｝25.6secと1/16の時間にな
る。尚、α3は前述のα1、α2と同様のものである。
実際には全ての機能評価を複数bit同時書込み、
読出しで行なえるものではない。しかしながら多
くの機能評価を複数bit同時評価することは可能
であり、又、たとえ読出しを複数bit同時に行つ
たのでは充分な評価ができない場合でも書込みは
複数bit同時に行なうことは可能な場合も少なく
なくその逆もある。つまり任意に該多重試験モー
ドを使用することにより総合的な評価時間を大巾
に短縮することは可能である。
次に第２図に示す実施例の各部の構成について
説明する。第５図は多重試験モード時に複数bit
同時アクセスを可能とするコラムアドレス入力バ
ツフアCABとその周辺のブロツク図である。図
中、MCはメモリセル、BL，はビツト線、
WLはワード線、SA１はセンスアンプ、WE１は
ライトアンプ、SDはセンスデータ、WDはライ
トデータ、G1〜Go，g1〜g4はNORゲート、IVは
インバータである。尚、第２図と同一記号は同一
部位を示し、第５図に於いてはメモリセルアレ
イ、コラムゲートはMCA１，CG１のみを示して
ある。
説明する。第５図は多重試験モード時に複数bit
同時アクセスを可能とするコラムアドレス入力バ
ツフアCABとその周辺のブロツク図である。図
中、MCはメモリセル、BL，はビツト線、
WLはワード線、SA１はセンスアンプ、WE１は
ライトアンプ、SDはセンスデータ、WDはライ
トデータ、G1〜Go，g1〜g4はNORゲート、IVは
インバータである。尚、第２図と同一記号は同一
部位を示し、第５図に於いてはメモリセルアレ
イ、コラムゲートはMCA１，CG１のみを示して
ある。
第５図に於いてコラムアドレス入力バツフア
は、アドレスA7〜A13を受け、A7〜A13の相補信
号を発生し、かかる相補信号はコラムデコーダ
CD１内のNORゲートG1〜Goに入力される。制
御信号検出回路CDETは、通常動作時の信号電圧
レベルよりも高いしきい値レベルを持つインバー
タIVを用いて構成され、通常のレベルの信号が
入力されている時にはその出力をハイレベルに保
つている。従つて、通常モードではNORゲート
g1〜g4の一方の入力端には全てローレベルの電圧
が与えられるのでg1〜g4はA7〜A11が入力される
インバータと同じ様に働らく。コラムゲートCD
１内のNORゲートG1〜GoはNORゲートg1，g3の
出力が共にローレベルの時、すなわちA12，A13
が共にローレベルの時のみA7〜A11の組合せに応
じて入力がすべてローレベルになつたNORゲー
トが選択信号を発生し、コラムゲート内の対応す
るトランスフアゲートを開き、A12，A13の組合
せが上記以外の時はG1〜Goの出力はすべてロー
レベルに固定され、MCA１の選択は行なわれな
い。従つて通常モードではA12，A13の組合せに
よつて４つのメモリセルアレイMCA１〜４内の
１つが選択される。
は、アドレスA7〜A13を受け、A7〜A13の相補信
号を発生し、かかる相補信号はコラムデコーダ
CD１内のNORゲートG1〜Goに入力される。制
御信号検出回路CDETは、通常動作時の信号電圧
レベルよりも高いしきい値レベルを持つインバー
タIVを用いて構成され、通常のレベルの信号が
入力されている時にはその出力をハイレベルに保
つている。従つて、通常モードではNORゲート
g1〜g4の一方の入力端には全てローレベルの電圧
が与えられるのでg1〜g4はA7〜A11が入力される
インバータと同じ様に働らく。コラムゲートCD
１内のNORゲートG1〜GoはNORゲートg1，g3の
出力が共にローレベルの時、すなわちA12，A13
が共にローレベルの時のみA7〜A11の組合せに応
じて入力がすべてローレベルになつたNORゲー
トが選択信号を発生し、コラムゲート内の対応す
るトランスフアゲートを開き、A12，A13の組合
せが上記以外の時はG1〜Goの出力はすべてロー
レベルに固定され、MCA１の選択は行なわれな
い。従つて通常モードではA12，A13の組合せに
よつて４つのメモリセルアレイMCA１〜４内の
１つが選択される。
次に第３，４図に示す如くA13の電圧をインバ
ータIVのしきい値レベル以上にすると、IVの出
力は反転し、NORゲートg1〜g4の一方の入力は
全てハイレベルとなり、g1，g2の出力はA12，
A13にかかわらず強制的に全てローレベルに固定
される。従つて全てのコラムデコーダCD１〜４
内のNORゲートはA7〜A11に応じて、コラムゲ
ートCG１〜４に対して選択信号を発生可能とな
り、多重試験モードにはいる。この状態でWEを
ローレベルにしてライトデータWDを加えれば
MCA１〜４内の選択されたメモリセルMCに同
時にデータが書込まれ、WEをハイとすれば
MCA１〜４それぞれから同時にセンスデータSD
が読出される。この様に通常モードでは単一のメ
モリセルMCに対してのみアクセスがなされ、多
重試験モードでは4bit分のメモリセルが同時にア
クセスされる。
ータIVのしきい値レベル以上にすると、IVの出
力は反転し、NORゲートg1〜g4の一方の入力は
全てハイレベルとなり、g1，g2の出力はA12，
A13にかかわらず強制的に全てローレベルに固定
される。従つて全てのコラムデコーダCD１〜４
内のNORゲートはA7〜A11に応じて、コラムゲ
ートCG１〜４に対して選択信号を発生可能とな
り、多重試験モードにはいる。この状態でWEを
ローレベルにしてライトデータWDを加えれば
MCA１〜４内の選択されたメモリセルMCに同
時にデータが書込まれ、WEをハイとすれば
MCA１〜４それぞれから同時にセンスデータSD
が読出される。この様に通常モードでは単一のメ
モリセルMCに対してのみアクセスがなされ、多
重試験モードでは4bit分のメモリセルが同時にア
クセスされる。
尚、多重試験モード制御信号検出回路CDETは
第６図に示す様にトランジスタQ1〜Q4より構成
することができ、Q2のチヤネル部にイオン注入
等によつて不純物を注入することによつてQ2の
しきい値を変えればよい。例えば通常の使用電圧
が０〜７（Ｖ）であればQ2には10（Ｖ）程度のし
きい値をもたせれば良い。こうすることにより多
重試験モードへはCDETの入力（A13）への印加
電圧が少なくとも10Vを越えなければ移行せず、
通常モードと多重試験モードとを入力レベル上で
明確に区分できる。
第６図に示す様にトランジスタQ1〜Q4より構成
することができ、Q2のチヤネル部にイオン注入
等によつて不純物を注入することによつてQ2の
しきい値を変えればよい。例えば通常の使用電圧
が０〜７（Ｖ）であればQ2には10（Ｖ）程度のし
きい値をもたせれば良い。こうすることにより多
重試験モードへはCDETの入力（A13）への印加
電圧が少なくとも10Vを越えなければ移行せず、
通常モードと多重試験モードとを入力レベル上で
明確に区分できる。
第７図は比較回路及び不良検出回路の一例であ
る。トランジスタQ5〜Q11はイクスクルーシブ
ORを形成しており、センスデータSDと基準デー
タであるDINが一致していればローレベルを出
力し、一致していなければハイレベルを出力す
る。例えばSDがハイ、DINがローであればQ5，
Q8はオンとなり、Q6，Q7，Q9はオフとなり出力
はハイレベルとなる。一方、Q12〜Q17はNORを
形成しており、比較回路CMP１〜４のうち１つ
でもハイレベルを出力しているものがあれば、す
なわちSDとDINの不一致があればローレベルを
出力する。尚、通常モードではCTSがローなの
で、その反転信号によつてQ16が導通しており、
CMP１〜４の出力にかかわらずFSはローレベル
となつている。
る。トランジスタQ5〜Q11はイクスクルーシブ
ORを形成しており、センスデータSDと基準デー
タであるDINが一致していればローレベルを出
力し、一致していなければハイレベルを出力す
る。例えばSDがハイ、DINがローであればQ5，
Q8はオンとなり、Q6，Q7，Q9はオフとなり出力
はハイレベルとなる。一方、Q12〜Q17はNORを
形成しており、比較回路CMP１〜４のうち１つ
でもハイレベルを出力しているものがあれば、す
なわちSDとDINの不一致があればローレベルを
出力する。尚、通常モードではCTSがローなの
で、その反転信号によつてQ16が導通しており、
CMP１〜４の出力にかかわらずFSはローレベル
となつている。
第８図はデータセレクタDSELの一例である。
図中、G11〜G14はANDゲート、G15はNORゲー
ト、第２図と同一記号は同一部位を示す。通常モ
ードでは制御信号がCTS、不良検出信号FSが共
にローレベルなので、アドレス信号A12，A13の
組合せに応じて、コラムデコーダCD５の出力に
よりANDゲートG11〜G14が選択的に開いて各セ
ンスアンプの出力SD1〜SD4のうちいずれか１つ
がNORゲートG15に入力され、G15で反転されて
出力バツフアOBに入力される。一方、試験モー
ドではCTSがハイレベルなのでコラムデコーダ
CD５の出力は全てローレベルとなり、G11〜G12
は閉じて、その出力は全てローレベルとなる。不
良が検出されなければFSはハイレベルであるか
らNORゲートG15の出力はローレベルであり、も
し不良があればFSはローレベルとなり、G15の出
力はハイレベルとなる。従つて入力バツフアIB
に基準データを入力すると共に、出力バツフア
OBの出力端を監視することで試験が行なわれ
る。
図中、G11〜G14はANDゲート、G15はNORゲー
ト、第２図と同一記号は同一部位を示す。通常モ
ードでは制御信号がCTS、不良検出信号FSが共
にローレベルなので、アドレス信号A12，A13の
組合せに応じて、コラムデコーダCD５の出力に
よりANDゲートG11〜G14が選択的に開いて各セ
ンスアンプの出力SD1〜SD4のうちいずれか１つ
がNORゲートG15に入力され、G15で反転されて
出力バツフアOBに入力される。一方、試験モー
ドではCTSがハイレベルなのでコラムデコーダ
CD５の出力は全てローレベルとなり、G11〜G12
は閉じて、その出力は全てローレベルとなる。不
良が検出されなければFSはハイレベルであるか
らNORゲートG15の出力はローレベルであり、も
し不良があればFSはローレベルとなり、G15の出
力はハイレベルとなる。従つて入力バツフアIB
に基準データを入力すると共に、出力バツフア
OBの出力端を監視することで試験が行なわれ
る。
尚、第２乃至８図に示した構成は一実施例であ
り、本発明はかかる構成に限られるものではな
く、2nbit（ｎは整数）を同時評価する様にするこ
とができれば良く、ｎは必要に応じ任意に設定し
て良い。
り、本発明はかかる構成に限られるものではな
く、2nbit（ｎは整数）を同時評価する様にするこ
とができれば良く、ｎは必要に応じ任意に設定し
て良い。
(7) 発明の効果
以上、説明した様に本発明によれば、半導体記
憶装置の評価時間を大幅に短縮することが可能で
あり、その効果は同時に評価するbit数を増す程
大きくなり半導体記憶装置の記憶容量が増加した
場合の機能評価時間増大を防ぐ有効な手段のひと
つとなる。
憶装置の評価時間を大幅に短縮することが可能で
あり、その効果は同時に評価するbit数を増す程
大きくなり半導体記憶装置の記憶容量が増加した
場合の機能評価時間増大を防ぐ有効な手段のひと
つとなる。
第１図は従来の半導体記憶装置のブロツク図、
第２図は本発明の一実施例を示すブロツク図、第
３図は書込み時の動作タイミング図、第４図は読
出し時の動作タイミング図、第５図は多重試験モ
ード時に複数bit同時アクセスを可能とするコラ
ムアドレス入力バツフアとその周辺のブロツク
図、第６図は多重試験モード制御信号検出回路の
一回路例を示す図、第７図は比較回路及び不良検
出回路の一例を示す図、第８図はデータセレクタ
の一例を示す図である。 MCA１〜４……メモリセルアレイ、RD……
ローデコーダ、RAB……ローアドレス入力バツ
フア、CG１〜４……コラムゲート、CD１〜５…
…コラムデコーダ、SA・WA１〜４はセンスア
ンプ及びライトアンプ、CAB……コラムアドレ
ス入力バツフア、CMP１〜４……比較回路、
FDET……不良検出回路、DSEL……データセレ
クタ、IB……入力バツフア、OB……出力バツフ
ア、CDET……制御信号検出回路、WCNT……
書込制御回路、WE……ライトイネーブル信号、
DIN……入力データ、DOUT……出力データ、
CTS……制御信号、A0〜A13……アドレス信号。
第２図は本発明の一実施例を示すブロツク図、第
３図は書込み時の動作タイミング図、第４図は読
出し時の動作タイミング図、第５図は多重試験モ
ード時に複数bit同時アクセスを可能とするコラ
ムアドレス入力バツフアとその周辺のブロツク
図、第６図は多重試験モード制御信号検出回路の
一回路例を示す図、第７図は比較回路及び不良検
出回路の一例を示す図、第８図はデータセレクタ
の一例を示す図である。 MCA１〜４……メモリセルアレイ、RD……
ローデコーダ、RAB……ローアドレス入力バツ
フア、CG１〜４……コラムゲート、CD１〜５…
…コラムデコーダ、SA・WA１〜４はセンスア
ンプ及びライトアンプ、CAB……コラムアドレ
ス入力バツフア、CMP１〜４……比較回路、
FDET……不良検出回路、DSEL……データセレ
クタ、IB……入力バツフア、OB……出力バツフ
ア、CDET……制御信号検出回路、WCNT……
書込制御回路、WE……ライトイネーブル信号、
DIN……入力データ、DOUT……出力データ、
CTS……制御信号、A0〜A13……アドレス信号。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルアレイを有し、通常モード
ではアドレス信号に従つて前記複数のメモリセル
内の単一メモリセルに対してのみデータの書込み
又は読出しを行ない、試験モードでは前記複数の
メモリセルアレイに対して同時にデータの書込み
又は読出しを行なう半導体記憶装置であつて、 それぞれの前記メモリセルアレイに対して設け
られた複数の書込み及び読出し回路と、 書込みデータを外部から受ける入力バツフア
と、 読出しデータを外部へ出力する出力バツフア
と、 通常モードと試験モードを切換えるための制御
信号を検出する制御信号検出回路と、 前記試験モードにおいて前記入力バツフアから
供給される基準データと、各前記メモリセルアレ
イから同時に読出されたデータとを比較する複数
の比較回路と、 少なくとも１つの前記比較回路に於いて前記読
出しデータと前記基準データとの不一致が検出さ
れた場合には不良検出信号を発生する不良検出回
路と、 前記制御信号検出回路の出力に従い、前記通常
モードでは各前記メモリセルアレイから読出され
たデータのうちから１ビツトを選択して前記出力
バツフアへ与え、前記試験モードでは前記メモリ
セルアレイからのデータに代えて前記不良検出回
路の出力を選択して前記出力バツフアへ与えるデ
ータセレクタとを具備することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228417A JPS59119597A (ja) | 1982-12-27 | 1982-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228417A JPS59119597A (ja) | 1982-12-27 | 1982-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119597A JPS59119597A (ja) | 1984-07-10 |
| JPH047040B2 true JPH047040B2 (ja) | 1992-02-07 |
Family
ID=16876145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228417A Granted JPS59119597A (ja) | 1982-12-27 | 1982-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119597A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE65339T1 (de) * | 1984-12-28 | 1991-08-15 | Siemens Ag | Integrierter halbleiterspeicher. |
| EP0186040B1 (de) * | 1984-12-28 | 1990-03-21 | Siemens Aktiengesellschaft | Integrierter Halbleiterspeicher |
| EP0193210A3 (en) * | 1985-02-28 | 1988-12-14 | Nec Corporation | Semiconductor memory device with a built-in test circuit |
| DE3671670D1 (de) * | 1985-03-26 | 1990-07-05 | Siemens Ag | Verfahren zum betreiben eines halbleiterspeichers mit integrierter paralleltestmoeglichkeit und auswerteschaltung zur durchfuehrung des verfahrens. |
| ATE67892T1 (de) * | 1985-09-11 | 1991-10-15 | Siemens Ag | Integrierter halbleiterspeicher. |
| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| DE3634352A1 (de) * | 1986-10-08 | 1988-04-21 | Siemens Ag | Verfahren und anordnung zum testen von mega-bit-speicherbausteinen mit beliebigen testmustern im multi-bit-testmodus |
| JPH0817040B2 (ja) * | 1986-10-20 | 1996-02-21 | 日本電信電話株式会社 | 半導体メモリ |
| JP2523586B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社日立製作所 | 半導体記憶装置 |
| KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
| JPH0487925U (ja) * | 1990-12-18 | 1992-07-30 | ||
| JPH0492924U (ja) * | 1990-12-26 | 1992-08-12 | ||
| JPH0512520U (ja) * | 1991-07-30 | 1993-02-19 | 積水化学工業株式会社 | 折版屋根カバー材 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
| JPS5578355A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Semiconductor integrated circuit |
| JPS57189397A (en) * | 1981-05-14 | 1982-11-20 | Toshiba Corp | Semiconductor storage device |
| JPS57203298A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
-
1982
- 1982-12-27 JP JP57228417A patent/JPS59119597A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120234A (en) * | 1977-03-30 | 1978-10-20 | Toshiba Corp | Semiconductor memory |
| JPS5578355A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Semiconductor integrated circuit |
| JPS57189397A (en) * | 1981-05-14 | 1982-11-20 | Toshiba Corp | Semiconductor storage device |
| JPS57203298A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119597A (ja) | 1984-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4873669A (en) | Random access memory device operable in a normal mode and in a test mode | |
| JP3226886B2 (ja) | 半導体記憶装置とその制御方法 | |
| US5483493A (en) | Multi-bit test circuit of semiconductor memory device | |
| JPS6322000B2 (ja) | ||
| JPH047040B2 (ja) | ||
| KR19980078156A (ko) | 고속 동작용 싱크로노스 디램 | |
| US5961657A (en) | Parallel test circuit for semiconductor memory device | |
| EP0486794A2 (en) | DRAM having extended refresh time | |
| US20060067148A1 (en) | Semiconductor device and data write method | |
| US5608688A (en) | DRAM having output control circuit | |
| US6249468B1 (en) | Semiconductor memory device with switching element for isolating bit lines during testing | |
| KR100558552B1 (ko) | 반도체 메모리장치의 데이터 억세스회로 | |
| KR100303923B1 (ko) | 싱크로너스디램에서의멀티뱅크테스트장치 | |
| JPH0740440B2 (ja) | 半導体記憶装置 | |
| US5488585A (en) | Circuit for generating column decoder enable signal in a semiconductor device | |
| US5991903A (en) | Parallel bit test circuit for testing a semiconductor device in parallel bits | |
| JPH0628893A (ja) | 半導体記憶装置 | |
| US20010017787A1 (en) | Semiconductor memory device | |
| JPS59175094A (ja) | 半導体メモリ | |
| JP3226950B2 (ja) | 半導体記憶装置 | |
| JPS58155593A (ja) | 半導体記憶装置 | |
| KR100298434B1 (ko) | 센스 앰프 구동 회로 | |
| JPH0263280B2 (ja) | ||
| JP2002150793A (ja) | 半導体記憶装置 | |
| JP3064498B2 (ja) | 半導体記憶装置 |