JPS60103586A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
- Publication number
- JPS60103586A JPS60103586A JP58211796A JP21179683A JPS60103586A JP S60103586 A JPS60103586 A JP S60103586A JP 58211796 A JP58211796 A JP 58211796A JP 21179683 A JP21179683 A JP 21179683A JP S60103586 A JPS60103586 A JP S60103586A
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- JP
- Japan
- Prior art keywords
- shot signal
- high level
- digit
- potential
- memory cell
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明はスタティック型半導体記憶装置に関し。
特にＩＶＩＩ ５ＰＥＴを用いたスタティック型半導体
記憶装置に関する。
記憶装置に関する。
近年、スタティック展半導体記憶装置は益々高密度化、
高速化、低消費電力化が進んでいる。これに伴い、メモ
リセル節点に蓄えられる電荷量は低下する傾向にあり、
α粒子によるソフトエラーの問題はますます重大になり
つつある。また、それと同時に高速かつ低消費電力化の
ための回路技術としてアドレス変化を検知することによ
りワンショット信号を発生しこの信号を用いてデジット
腺のプリチャージとバランスを行なうという技術も益々
重要になってきている。
高速化、低消費電力化が進んでいる。これに伴い、メモ
リセル節点に蓄えられる電荷量は低下する傾向にあり、
α粒子によるソフトエラーの問題はますます重大になり
つつある。また、それと同時に高速かつ低消費電力化の
ための回路技術としてアドレス変化を検知することによ
りワンショット信号を発生しこの信号を用いてデジット
腺のプリチャージとバランスを行なうという技術も益々
重要になってきている。
第１図、は従来のスタティック型半４体記憶装置の一例
の要部の回路図である。
の要部の回路図である。
Ｎ’Ｇ １図において％Ｑｌ、Ｑ−２はデジット線のプ
リチャージ用ＭＩＳＦＥＴ 、 Ｑ ３． Ｑ ４はデ
ジット１１．・メの高レベル保持用ｈｕ１１８Ｆ’ＥＴ
、Ｑ ５はデジット線ＤＧ、ＤＧの電位を等しくさぜ
るためのバランス用ＭＩＳＩｉ”ＥＴ 、 Ｑ ６〜Ｑ
□３はメモリセルｉＶＩ Ｃ１。
リチャージ用ＭＩＳＦＥＴ 、 Ｑ ３． Ｑ ４はデ
ジット１１．・メの高レベル保持用ｈｕ１１８Ｆ’ＥＴ
、Ｑ ５はデジット線ＤＧ、ＤＧの電位を等しくさぜ
るためのバランス用ＭＩＳＩｉ”ＥＴ 、 Ｑ ６〜Ｑ
□３はメモリセルｉＶＩ Ｃ１。
ＭＣＺを構成するＭｉＳＩｔ’ＥＴ、 Ｑ１４ 、Ｑｔ
ｓ はデジット１隙とデータバス間のデータ転送用トラ
ンスファゲートＭＩＳＩ”ＥＴ 、Ｒ１〜几４はメモリ
セルデータを保持するための多結晶シリコン抵抗ｍ Ｖ
ＣＣは電源端子、ＶＶＩ、Ｗ２はそれぞれ第１及び第２
のワード線、ＥＱはワンショット信号；１４子、Ｄはデ
ジット線速択信号端子である。
ｓ はデジット１隙とデータバス間のデータ転送用トラ
ンスファゲートＭＩＳＩ”ＥＴ 、Ｒ１〜几４はメモリ
セルデータを保持するための多結晶シリコン抵抗ｍ Ｖ
ＣＣは電源端子、ＶＶＩ、Ｗ２はそれぞれ第１及び第２
のワード線、ＥＱはワンショット信号；１４子、Ｄはデ
ジット線速択信号端子である。
第２図は第１図に示す記憶装置の各？）」点における信
号の波形図である。
号の波形図である。
第２図において、ＥＱはアドレス変化を検知して発生さ
れるワンショット信号波形、Ｗｌ、Ｗ２はワード線の波
形、ＤＧ、ＤＧはデジット線の波形、ＣＩ、Ｃ２はメモ
リセル内の節点ＣＩ、Ｃ２の波形を表わす。今１時刻ｔ
。でアドレスが変化したとするとアドレス変化を検知し
て時刻１１でワンショット信号ＥＱが高レベルとなりＭ
Ｉ８ＦＥＴＱｉ 、Ｑ２．Ｑｓがオンしてデジット線を
プリチャージすると同時にバランスさせる。この時注意
すべきことは、デジット線ＤＧの電位がバランス用ＭＩ
８ＦＥＴ Ｑ ５がオンすることによりいったん落ちる
ことである。デジット線ＤＧの電位はワンショット信号
ＥＱが低レベルにある時は電源電位からＭＩＳＦＥＴ
Ｑ ３のしきい値電圧だけ下った電位を保持しており従
ってまた。メモリセルの高レベル側節点Ｃ１とデジット
線ＤＧとを接続するＭＩＳＦ’ＥＴＱ６はオフしていて
、節点Ｃ１の高レベルは電源レベルを保持している。と
ころが、ワンショット信号ＥＱが高レベルになってバラ
ンス用ｆｖｉｌｓＦＥＴ Ｑ ５がオンしデジット線Ｄ
Ｇの電位が落ちるとＭＩＳＦＥＴ Ｑ ６はオン状態と
なり、第２図に示す様に、メモリセルＭＣＩの節点ＣＩ
の電位は電源レベルより低下してしまう。
れるワンショット信号波形、Ｗｌ、Ｗ２はワード線の波
形、ＤＧ、ＤＧはデジット線の波形、ＣＩ、Ｃ２はメモ
リセル内の節点ＣＩ、Ｃ２の波形を表わす。今１時刻ｔ
。でアドレスが変化したとするとアドレス変化を検知し
て時刻１１でワンショット信号ＥＱが高レベルとなりＭ
Ｉ８ＦＥＴＱｉ 、Ｑ２．Ｑｓがオンしてデジット線を
プリチャージすると同時にバランスさせる。この時注意
すべきことは、デジット線ＤＧの電位がバランス用ＭＩ
８ＦＥＴ Ｑ ５がオンすることによりいったん落ちる
ことである。デジット線ＤＧの電位はワンショット信号
ＥＱが低レベルにある時は電源電位からＭＩＳＦＥＴ
Ｑ ３のしきい値電圧だけ下った電位を保持しており従
ってまた。メモリセルの高レベル側節点Ｃ１とデジット
線ＤＧとを接続するＭＩＳＦ’ＥＴＱ６はオフしていて
、節点Ｃ１の高レベルは電源レベルを保持している。と
ころが、ワンショット信号ＥＱが高レベルになってバラ
ンス用ｆｖｉｌｓＦＥＴ Ｑ ５がオンしデジット線Ｄ
Ｇの電位が落ちるとＭＩＳＦＥＴ Ｑ ６はオン状態と
なり、第２図に示す様に、メモリセルＭＣＩの節点ＣＩ
の電位は電源レベルより低下してしまう。
とこりでα粒子によるソフトエラーに、α粒子がメモリ
セルの高レベル１＋ｌＩ ｊ１１ｊ点の拡ｉｋｋ僧に肖
って。
セルの高レベル１＋ｌＩ ｊ１１ｊ点の拡ｉｋｋ僧に肖
って。
そのＭｔｉ点の、１１街を放電することにより赳るわけ
である刀・１ α粒子によるソフトエラ１１１ｃ率を肱
くするためにはメモリセルの尚レベルをできる歯り高く
保持することが必安である。この様なｗＡ点かり見る時
、従来回路の様にメモリセルリｌ’ｊｌレベルがワンシ
ョット信号によるデジット飽バランス作用により低下し
てしまうことは、α粒子によるソフトエラ１屯午が増大
することを７位味し好ましくなＧ）。つまり５ｉｔ１図
に示すようなスタティック７１１！ｌ。
である刀・１ α粒子によるソフトエラ１１１ｃ率を肱
くするためにはメモリセルの尚レベルをできる歯り高く
保持することが必安である。この様なｗＡ点かり見る時
、従来回路の様にメモリセルリｌ’ｊｌレベルがワンシ
ョット信号によるデジット飽バランス作用により低下し
てしまうことは、α粒子によるソフトエラ１屯午が増大
することを７位味し好ましくなＧ）。つまり５ｉｔ１図
に示すようなスタティック７１１！ｌ。
半棉体記１；は装置は、α粒子の入射によりソフトエラ
１屯午しやすいという欠点力・ある。
１屯午しやすいという欠点力・ある。
本発明の目的は、上記欠点を除去し、ティジット線のプ
リチャージのバランス効果を保持し、しかもα粒子によ
るソフトエラーのノら生（ｉｆｌｉ２（４’ｒ：低イ！
祝さぜたスタティック製半棉体ｄ己１λ又↓Ｊと１．１
を４〕声ｉ二（−ｊ−ることにある。
リチャージのバランス効果を保持し、しかもα粒子によ
るソフトエラーのノら生（ｉｆｌｉ２（４’ｒ：低イ！
祝さぜたスタティック製半棉体ｄ己１λ又↓Ｊと１．１
を４〕声ｉ二（−ｊ−ることにある。
本発明のスタティック型半導体記憶装置は、インバータ
を互いに交差接続して成るスタティックメモリセルを少
くとも２つと、該スタティックメモリセルに接続してい
る２本のデジット線間れぞれソースが接続し電源にそれ
ぞれドレインが接続しゲートが共通接続された２個のプ
リチャージ用トランジスタと、前記２本のデジット線の
間にソースとドレインとが接続し該２本のデジット線の
電位を等電位化するバランス用トランジスタと、前記プ
リチャージ用トランジスタの共通接続されたゲートに接
続しアドレスの変化を検知して発生され前記デｊジット
ｆａをプリチャージする第１のワンショット信号を入力
する第１のワンショット信号入力端子と、前記バランス
用トランジスタのゲートに接続され前記第１のワンショ
ット信号より遅れて発生され前記２本のデジット線間の
電位差を小さくする第２のワンショット信号を入力する
第２のワンショット信号入力端子とを含んで構成される
。
を互いに交差接続して成るスタティックメモリセルを少
くとも２つと、該スタティックメモリセルに接続してい
る２本のデジット線間れぞれソースが接続し電源にそれ
ぞれドレインが接続しゲートが共通接続された２個のプ
リチャージ用トランジスタと、前記２本のデジット線の
間にソースとドレインとが接続し該２本のデジット線の
電位を等電位化するバランス用トランジスタと、前記プ
リチャージ用トランジスタの共通接続されたゲートに接
続しアドレスの変化を検知して発生され前記デｊジット
ｆａをプリチャージする第１のワンショット信号を入力
する第１のワンショット信号入力端子と、前記バランス
用トランジスタのゲートに接続され前記第１のワンショ
ット信号より遅れて発生され前記２本のデジット線間の
電位差を小さくする第２のワンショット信号を入力する
第２のワンショット信号入力端子とを含んで構成される
。
次に１本発明の実施例について図面を用いて説明する、
第３図は本究明の一実施例の回Ｉｌ′１１図である。
この実施例は、インバータを互いに交差接続してル又る
スタティックメモリセルＭＣＩとｉｖｉ Ｃ２ト。
スタティックメモリセルＭＣＩとｉｖｉ Ｃ２ト。
このスタティックメモリセルに接にソシしている２本の
ディジット線１） Ｇ、Ｄ Ｇにそれ七れソースが接続
し′電源ｖｃｃにそれぞれドレインが接Ａ：Ｒ，Ｌケー
トが共通接続された２ １１７７１のプリチャージｊ（
１トランジスタＱｌ、Ｑ２と、２本のデジット糾ＤＯと
ＤＧとの間にソースとドレインとが接続し、２本のテジ
ッｌ’ ＋１３’Ａの１ａ位を等電位化するバランス用
トランジスタＱ５と、プリチャージ用トフンジスタ（９
□。
ディジット線１） Ｇ、Ｄ Ｇにそれ七れソースが接続
し′電源ｖｃｃにそれぞれドレインが接Ａ：Ｒ，Ｌケー
トが共通接続された２ １１７７１のプリチャージｊ（
１トランジスタＱｌ、Ｑ２と、２本のデジット糾ＤＯと
ＤＧとの間にソースとドレインとが接続し、２本のテジ
ッｌ’ ＋１３’Ａの１ａ位を等電位化するバランス用
トランジスタＱ５と、プリチャージ用トフンジスタ（９
□。
Ｑ２の共通接続されたケートに接続しアドレスの変化を
検知して発生されデジットｆ、４ＤＯ，ＤＧＩプリチャ
ージするｉＢｌのワンショット信号ＥＱを入力する第１
のワンショット信号人力舊「１１子１と。
検知して発生されデジットｆ、４ＤＯ，ＤＧＩプリチャ
ージするｉＢｌのワンショット信号ＥＱを入力する第１
のワンショット信号人力舊「１１子１と。
バランス用トランジスタＱ５のゲートに接続され第１の
ワンショット信号１シＱより遅れて発生され２本のテジ
ッｌ−ｄ・・Ｊ！１ｉｊｌの電位差を小さくする第２の
ワンショットｅ号Ｅ Ｑ／を入力する第２のワンショッ
ト信号入力端子２とを含んで楢成される。
ワンショット信号１シＱより遅れて発生され２本のテジ
ッｌ−ｄ・・Ｊ！１ｉｊｌの電位差を小さくする第２の
ワンショットｅ号Ｅ Ｑ／を入力する第２のワンショッ
ト信号入力端子２とを含んで楢成される。
次に、この実り山側のり・０作について説明する。
第４ Ｉ７１はｃ（５３図に示す一実施例の各節点にお
ける信号の仮形図である、 今、ワード線Ｗ１が冒レベルにありメモリセル１が選択
された状態から、アドレスが変化してワード總Ｗ１が低
レベルになりワードｈ％ｌ’Ｗ２が高レベルになってメ
モリセルＭＣＩが非選択、メモリセルＭＣ２が選択状態
になる場合の動作についＣ説明する、 時刻ｔ。でアドレスが変化し、これを検知して時刻ｔ１
で第１のワンショット信号ＥＱが高レベルになり、デジ
ットＩＩＧ、ＤＧ４プリチャージする。その酸１時刻ｔ
２で第２のワンショット信号Ｅ Ｑ／が高ｌ／ベルにな
りテジットｆ９ Ｄ Ｇと、ＤＧとを等゛電位化する。
ける信号の仮形図である、 今、ワード線Ｗ１が冒レベルにありメモリセル１が選択
された状態から、アドレスが変化してワード總Ｗ１が低
レベルになりワードｈ％ｌ’Ｗ２が高レベルになってメ
モリセルＭＣＩが非選択、メモリセルＭＣ２が選択状態
になる場合の動作についＣ説明する、 時刻ｔ。でアドレスが変化し、これを検知して時刻ｔ１
で第１のワンショット信号ＥＱが高レベルになり、デジ
ットＩＩＧ、ＤＧ４プリチャージする。その酸１時刻ｔ
２で第２のワンショット信号Ｅ Ｑ／が高ｌ／ベルにな
りテジットｆ９ Ｄ Ｇと、ＤＧとを等゛電位化する。
また、これと同時に第１のワ。
−ド線Ｗ１の電位が低レベルへと遷移する。第４図と第
２図とを比較すれは明らかな様に、従来例ではメモリセ
ル（ｖ’＋ ＣＩの■冒ｊレベル途ｉｊノ、′民Ｃ１の
１ｂ位がワンショット信号か１１ルベルに１．工った１
１．’ＪＩＩＩ；下するのに対して、本究明の実ａｌｉ
例てｔ、ｌ 、このような′電位の低下は起らない。こ
ｉ％は１本丸間ではテジット凍ＤＧ、Ｉ）Ｇを等電位化
する第２の・フンショット／１５号Ｅ Ｑ’ ７．ｚデ
ジット腺プリチャージ信号ＥＱより遅らせであるため、
第２のワンショ・ント信号Ｅ Ｑ／が高レベルになった
時は、デジ・ントＩｉモ、ＪＪ Ｕは既にＤＧとほぼ四
′ｉ１ｊ；位までプリチャージさ扛ておリテジット線Ｄ
Ｇの電位かはとんど低下しｆｊ、Ｉｉ）ことに加えて、
この時は既に第１のワード、：・、Ｖｖｌの′電位が也
諒レベルより低下しているためメー６ ＩＪセルｆ〜ｑ
Ｃ１のトランスファーゲート八４１ＳＦＥＴ Ｑ ６カ
ｌオンしｌ、；いからである。また５本−５包１・月ご
（ｔ：ｆ ｊｌ”、 ２のワンショット信号Ｅ Ｑ／の
高レベル（ｌ’ＱなってＧ）る萌間幅が従来例よりも短
くなっている刀、、 ｌ！：に説ｊ、ｉ−Ｊシタ様に第
２のワンショット信号１ｈ ｉ：、７．／が商レベルに
なる時は第１のワンショット４ａ’ｔ ＥＱ Ｉ□Ｃｒ
リデジッ１−．６１ＤＧ、！：Ｄ（）の電位差は小さく
７：、：つてＧするナー＞ｌ）”Ｉｒ、・ｒ、、Ｉ６
什のｉｔｌ＋姿ｄイを平例と全く佐りかない、上記実施
例の説明に於てはすべてＮチャンネルｊνＩＩ ８ＦＪ
’Ｔを用いて説明したが１本発明はこれに限定されず、
Ｐチャンネルｒｖｉ、Ｉ ＳＦｇＴ ｆ用Ｇ）だスタテ
ィック型半導体記憶装置でも同様の効果を得ることがで
きることは直うまでもない。
２図とを比較すれは明らかな様に、従来例ではメモリセ
ル（ｖ’＋ ＣＩの■冒ｊレベル途ｉｊノ、′民Ｃ１の
１ｂ位がワンショット信号か１１ルベルに１．工った１
１．’ＪＩＩＩ；下するのに対して、本究明の実ａｌｉ
例てｔ、ｌ 、このような′電位の低下は起らない。こ
ｉ％は１本丸間ではテジット凍ＤＧ、Ｉ）Ｇを等電位化
する第２の・フンショット／１５号Ｅ Ｑ’ ７．ｚデ
ジット腺プリチャージ信号ＥＱより遅らせであるため、
第２のワンショ・ント信号Ｅ Ｑ／が高レベルになった
時は、デジ・ントＩｉモ、ＪＪ Ｕは既にＤＧとほぼ四
′ｉ１ｊ；位までプリチャージさ扛ておリテジット線Ｄ
Ｇの電位かはとんど低下しｆｊ、Ｉｉ）ことに加えて、
この時は既に第１のワード、：・、Ｖｖｌの′電位が也
諒レベルより低下しているためメー６ ＩＪセルｆ〜ｑ
Ｃ１のトランスファーゲート八４１ＳＦＥＴ Ｑ ６カ
ｌオンしｌ、；いからである。また５本−５包１・月ご
（ｔ：ｆ ｊｌ”、 ２のワンショット信号Ｅ Ｑ／の
高レベル（ｌ’ＱなってＧ）る萌間幅が従来例よりも短
くなっている刀、、 ｌ！：に説ｊ、ｉ−Ｊシタ様に第
２のワンショット信号１ｈ ｉ：、７．／が商レベルに
なる時は第１のワンショット４ａ’ｔ ＥＱ Ｉ□Ｃｒ
リデジッ１−．６１ＤＧ、！：Ｄ（）の電位差は小さく
７：、：つてＧするナー＞ｌ）”Ｉｒ、・ｒ、、Ｉ６
什のｉｔｌ＋姿ｄイを平例と全く佐りかない、上記実施
例の説明に於てはすべてＮチャンネルｊνＩＩ ８ＦＪ
’Ｔを用いて説明したが１本発明はこれに限定されず、
Ｐチャンネルｒｖｉ、Ｉ ＳＦｇＴ ｆ用Ｇ）だスタテ
ィック型半導体記憶装置でも同様の効果を得ることがで
きることは直うまでもない。
以上詳訓に説明したように３本発明によれ鴫アドレス変
化を検知して発生するワンショ・ント信号によりディジ
ット線のプリチャージと等・電位イヒを行う効ｆｆＬｅ
保持し、しかもα粒子によるソフトエラ・−発生の確率
を低域することのできるスタティック型半導体記憶装置
が得られる。
化を検知して発生するワンショ・ント信号によりディジ
ット線のプリチャージと等・電位イヒを行う効ｆｆＬｅ
保持し、しかもα粒子によるソフトエラ・−発生の確率
を低域することのできるスタティック型半導体記憶装置
が得られる。
第１図は従来のスタテイ・ンク型半尋体記憶装置の一例
の装部の回路図、・（５２図は第１図に示す記憶装置の
各節点における信号の波形図、第３図は本発明の一実施
例の回路図、第４図（な第３図に示す実施例の各節点に
おける信号の波形図である。 １・・・・・・第１のワンショ・ストｉｔｉ号入力端子
％ ２・・・・・・第２のワンショット入力端子、 Ｃ
１〜Ｃ４−・・・・・メモリセル内の９１１点、Ｄ・・
・・・・デジット腺ス′Δ択端子。 ＤＯ，ｌ）Ｇ・・・・・・デジット線、ｌ；Ｑ・・・・
・・２：＋４１のワンショット信号、ＥＱ／・・・・・
・第２のワンショット１♂゛号。 Ｑｌ、Ｑ２・・・・・・プリチャージ用ＭＩＳＪ！’１
貞’ｌＱ３＋Ｑ４・・・・・・デジット線の高レベル保
持用Ｍ、［８Ｊｉ’ＥＴ 、Ｑ ｓ・・・・・・バラン
ス用ＭＩ８ＦＥＴ 、 Ｑｓ〜Ｑ １３・・・・・・メ
モリセ）Ｖ 宿成用ｒｖｌＩｓＦＥＴ 、 Ｑｌ４ 、
Ｑｘｓ・・・・・・データ転送用トランスファゲート
ｌ＼４ＩＳＦＥＴ 、ｔｕ１〜Ｉ（，４・・・・・・抵
抗ｓ ＶＣＣ・・・・・・電源端子％Ｗｌ、 Ｗ２・・
・・・・ワード腺。 半ＩＴ２１ 阜う〔Ｚ
の装部の回路図、・（５２図は第１図に示す記憶装置の
各節点における信号の波形図、第３図は本発明の一実施
例の回路図、第４図（な第３図に示す実施例の各節点に
おける信号の波形図である。 １・・・・・・第１のワンショ・ストｉｔｉ号入力端子
％ ２・・・・・・第２のワンショット入力端子、 Ｃ
１〜Ｃ４−・・・・・メモリセル内の９１１点、Ｄ・・
・・・・デジット腺ス′Δ択端子。 ＤＯ，ｌ）Ｇ・・・・・・デジット線、ｌ；Ｑ・・・・
・・２：＋４１のワンショット信号、ＥＱ／・・・・・
・第２のワンショット１♂゛号。 Ｑｌ、Ｑ２・・・・・・プリチャージ用ＭＩＳＪ！’１
貞’ｌＱ３＋Ｑ４・・・・・・デジット線の高レベル保
持用Ｍ、［８Ｊｉ’ＥＴ 、Ｑ ｓ・・・・・・バラン
ス用ＭＩ８ＦＥＴ 、 Ｑｓ〜Ｑ １３・・・・・・メ
モリセ）Ｖ 宿成用ｒｖｌＩｓＦＥＴ 、 Ｑｌ４ 、
Ｑｘｓ・・・・・・データ転送用トランスファゲート
ｌ＼４ＩＳＦＥＴ 、ｔｕ１〜Ｉ（，４・・・・・・抵
抗ｓ ＶＣＣ・・・・・・電源端子％Ｗｌ、 Ｗ２・・
・・・・ワード腺。 半ＩＴ２１ 阜う〔Ｚ
Claims (1)
- インバータを互いに交差接続して成るスタティックメモ
リセルを少くとも２つと、該スタティックメモリセルに
接続している２本のデｌジ・ント線にそれぞれソースが
接続し’ｒｔｆ、 徐にそれぞれドレインが接続しゲー
トが共通接続された２ （１＋’Ｉｌのプリチャージ用
トランジスタと、前記２本のデジット１鏝の間にソース
とドレインとが接続し該２本のデジット線の・低位を等
・電位化するバランス用トランジスタと、 Ｔｈ１ｊ記
プリチヤージ用トランジスタの共通接続されたケートに
接続しアドレスの変化を検知して発生され前記デｊジッ
ト綜をプリチャージする第１のワンショット信号を入力
するｉ１↓１のワンショット信号入力端子と、前記バラ
ンス用トランジスタのゲートに接続され前記第１のワン
ショット信号より遅れて発生され前記２本のデジット線
間の′電位差を小さくする第２のワンショット信号を入
力する第２のワンショット信号入力端子とを含むことを
特徴とするスタティック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211796A JPS60103586A (ja) | 1983-11-11 | 1983-11-11 | スタテイツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211796A JPS60103586A (ja) | 1983-11-11 | 1983-11-11 | スタテイツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103586A true JPS60103586A (ja) | 1985-06-07 |
Family
ID=16611747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211796A Pending JPS60103586A (ja) | 1983-11-11 | 1983-11-11 | スタテイツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192990A (ja) * | 1987-10-02 | 1989-04-12 | Hitachi Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146088A (ja) * | 1982-02-22 | 1983-08-31 | Nec Corp | メモリ回路 |
-
1983
- 1983-11-11 JP JP58211796A patent/JPS60103586A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146088A (ja) * | 1982-02-22 | 1983-08-31 | Nec Corp | メモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192990A (ja) * | 1987-10-02 | 1989-04-12 | Hitachi Ltd | 半導体記憶装置 |
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