DE10104575A1 - Verfahren zum Testen eines integrierten Speichers - Google Patents

Abstract

Ein integrierter Speicher weist wenigstens einen Anschluß zur Ausgabe eines Datensignals (DQx) und einen Anschluß zur Ausgabe eines Datenreferenzsignals (DQS) auf, die vom Speicher (1) bei einem Speicherzugriff innerhalb eines Zugriffszyklus in einem aktiven Zustand (A) geschaltet werden. In einem Verfahren zum Testen des Speichers werden das Datensignal (DQx) und das Datenreferenzsignal (DQS) innerhalb des Zugriffszyklus parallel gemessen und bewertet. Das Verfahren ist vorzugsweise in einem an den Speicher angeschlossenen Testgerät (2) implementiert. Mit dem Verfahren ist ein weitgehend genaues und applikationsnahes Messen eines Timing-Parameters ermöglicht, der sich auf das vom Speicher generierte Datenreferenzsignal bezieht.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Testen eines integrierten Speichers mit wenigstens einem Anschluß zur Ausgabe eines Datensignals und einem Anschluß zur Ausgabe eines Datenreferenzsignals.

Integrierte Speicher wie beispielsweise sogenannte DRAM- Speicher in sogenannter Double-Data-Rate-Architektur (DDR DRAM Speicher) weisen vergleichsweise hohe Schalt- und Zu­ griffsgeschwindigkeiten auf. Derartige integrierte Speicher weisen im allgemeinen neben einem Taktsignal, das üblicher­ weise von extern zugeführt ist, ein Datenreferenzsignal be­ ziehungsweise Daten-Taktsignal ("Data-Strobe") auf, das zum Auslesen von Daten des integrierten Speichers an einem exter­ nen Anschluß anliegt. Dieses Data-Strobe-Signal wird während eines Lesezugriffs zusammen mit auszugebenden Datensignalen vom integrierten Speicher nach extern übertragen und dient als Referenzsignal der auszulesenden Daten.

In einem Normalbetrieb des Speichers ist beispielsweise ein Controller an den Anschluß zur Ausgabe eines Datensignals und an den Anschluß zur Ausgabe des Datenreferenzsignals ange­ schlossen. Ein Lesezugriff des Controllers auf den Speicher wird dabei durch das Datenreferenzsignal gesteuert. Insbeson­ dere wird durch das Datenreferenzsignal dem Controller ange­ zeigt, zu welchem Zeitpunkt auszulesende Daten an einem Da­ tenanschluß anliegen. Dazu ist im allgemeinen ein sogenannter Timing-Parameter spezifiziert, der die maximale zulässige zeitliche Abweichung zwischen dem vom Speicher generierten Datenreferenzsignal und den anliegenden Ausgangsdaten dar­ stellt.

Insbesondere dieser Timing-Parameter ist vor Auslieferung des Speichers an den Kunden möglichst genau und applikationsnah zu testen, um die Ausfallrate eines Speichers möglichst nied­ rig zu halten. Ein solcher Test wird im allgemeinen mittels eines externen Testsystems vorgenommen. Herkömmliche Meßme­ thoden basieren in der Regel insbesondere darauf, daß Timing- Parameter in Bezug auf ein vordefiniertes von außen angeleg­ tes Referenz-Taktsignal (zum Beispiel sogenannter System­ clock) bezogen werden.

Soll bei der Messung die Referenz-Taktsignal ein vom Speicher erzeugtes Signal sein, wie beispielsweise das eingangs be­ schriebene Datenreferenzsignal, so können in Standardtestsy­ stemen das Datenreferenzsignal und ein oder mehrere Datensi­ gnale jeweils nur getrennt voneinander in Bezug auf einen vom Testsystem vorgegebenen festen Systemclock gemessen werden. Die Relation zwischen diesen einzelnen Messungen gibt Auf­ schluß über den zu testenden Timing-Parameter. Der Nachteil dieser Methode liegt insbesondere darin, daß die Messung zeitlich seriell abläuft. Das Meßergebnis entspricht somit nicht den realen Bedingungen der Applikation.

Die Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Testen eines integrierten Speichers der eingangs genann­ ten Art anzugeben, das ein weitgehend genaues und applikati­ onsnahes Messen eines Timing-Parameters ermöglicht, der sich auf das vom Speicher generierte Datenreferenzsignal bezieht.

Die Aufgabe wird gelöst durch ein Verfahren zum Testen eines integrierten Speichers mit wenigstens einem Anschluß zur Aus­ gabe eines Datensignals und einem Anschluß zur Ausgabe eines Datenreferenzsignals, die vom Speicher bei einem Speicherzu­ griff innerhalb eines Zugriffszyklus in einen aktiven Zustand geschaltet werden, bei dem das Datensignal und das Datenrefe­ renzsignal innerhalb das Zugriffszyklus parallel gemessen und bewertet werden.

Durch die Erfindung ist es ermöglicht, durch eine parallele Messung von zwei vom Speicher erzeugten Signalen eine applikationsbezogene Auswertung des eingangs beschriebenen Timing- Parameters durchzuführen, da diese Signale beispielsweise am genannten Controller ebenfalls parallel anliegen. Dadurch er­ hält man ein applikationsnahes Meßergebnis, das Aufschluß über eine Ausfallrate des Speichers in einem Normalbetrieb einer Applikation gibt.

Ein weiterer Vorteil des erfindungsgemäßen Verfahrens ist, daß die Testzeit aufgrund der Parallelmessung des Datensi­ gnals und des Datenreferenzsignals reduziert werden kann. Das erfindungsgemäße Verfahren ist darüber hinaus in jedem Stan­ dardtestsystem implementierbar, das zum Zwecke der Messung mit dem Anschluß zur Ausgabe des Datensignals und mit dem An­ schluß zur Ausgabe des Datenreferenzsignals verbunden wird. Werden beispielsweise mehrere Speicher mit Hilfe jeweils ei­ nes sogenannten Testsockels parallel getestet, so werden auf­ grund der jeweiligen parallelen Messung des Datensignals und des Datenreferenzsignals des jeweiligen Speichers systemati­ sche Abweichungen aufgrund unterschiedlicher Sockelanordnun­ gen vermieden. Dadurch ist eine gewisse Unabhängigkeit von unterschiedlichen Sockelanordnungen unterschiedlicher soge­ nannter Testboards erreicht.

In einer Ausführungsform des erfindungsgemäßen Verfahrens werden das Datensignal und das Datenreferenzsignal jeweils in einem diskreten Meßschritt abgetastet und gemessen. Dabei werden ein Abtastwert des Datenreferenzsignals und ein Ab­ tastwert des Datensignals zueinander in Relation gesetzt.

In einer Weiterbildung der Erfindung werden der Abtastwert des Datenreferenzsignals in einem ersten Meßschritt und der zugehörige Abtastwert des Datensignals in einem zweiten Meß­ schritt gemessen, der unterschiedlich zum ersten Meßschritt ist. Durch eine entsprechend zeitlich genaue Einstellung des ersten und zweiten Meßschritts in Relation zueinander ist es ermöglicht, den Timing-Parameter, der die maximale zulässige zeitliche Abweichung zwischen dem vom Speicher generierten Datenreferenzsignal und den Ausgangsdaten darstellt, ver­ gleichsweise genau zu messen.

In einer vorteilhaften Ausführungsform wird dazu der zeitli­ che Abstand des ersten und zweiten Meßschritts so einge­ stellt, daß dieser der genannten in einem Normalbetrieb des Speichers maximal zulässigen zeitlichen Abweichung des akti­ ven Zustandes des Datenreferenzsignals von einem aktiven Zu­ stand des Datensignals entspricht.

In einer weiteren Ausführungsform der Erfindung wird der Speicher mittels eines periodischen Taktsignals betrieben. Das Datensignal und das Datenreferenzsignal werden in mehre­ ren Taktperioden jeweils in einem diskreten Meßschritt abge­ tastet und gemessen. In einer ersten Taktperiode wird der Meßschritt für das Datenreferenzsignal relativ zum Taktsignal zu einem ersten Zeitpunkt ausgeführt, der Meßschritt für das Datensignal relativ zum Taktsignal zu einem zweiten Zeit­ punkt. In einer zweiten Taktperiode wird der Meßschritt für das Datenreferenzsignal relativ zum Taktsignal zu einem drit­ ten Zeitpunkt ausgeführt, der gegenüber dem ersten Zeitpunkt verschoben ist. Der Meßschritt für das Datensignal wird in der zweiten Taktperiode relativ zum Taktsignal zu einem vier­ ten Zeitpunkt ausgeführt, der gegenüber dem zweiten Zeitpunkt verschoben ist.

Das heißt, in jeder dieser Taktperioden wird jeweils ein Meß­ schritt für das Datenreferenzsignal und ein Meßschritt für das Datensignal ausgeführt, wobei die einzelnen Zeitpunkte relativ zum Taktsignal verschoben werden. Dadurch ist es er­ möglicht, über eine begrenzte Anzahl von Taktperioden den ge­ nauen Übergang des Datenreferenzsignals und des Datensignals in den aktiven Zustand zu detektieren.

Sobald ein Abtastwert des Datenreferenzsignals den aktiven Zustand aufweist, wird in einer Ausführungsform der Erfindung der zugehörige Abtastwert des Datensignals bewertet. Dabei wird beispielsweise überprüft, ob der zugehörige Abtastwert des Datensignals ebenfalls den aktiven Zustand aufweist. An­ hand dieser Bewertung kann eine sogenannte Pass-/Fail- Information ausgegeben werden. Diese Pass-/Fail-Information gibt Aufschluß darüber, ob der zu messende Timing-Parameter die jeweilige Spezifikation verletzt.

Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der Erfindung darstellen, näher erläutert. Es zeigen

Fig. 1 ein Zeitablaufdiagramm eines erfindungsgemäßen Testverfahrens,

Fig. 2 eine schematische Darstellung einer zugehörigen Te­ stanordnung,

Fig. 3 ein Flußdiagramm eines erfindungsgemäßen Testver­ fahrens.

In Fig. 2 ist eine Testanordnung dargestellt, die einen in­ tegrierten Speicher 1 in Form eines DDR DRAM Speichers und ein mit dem Speicher 1 verbundenes Testgerät 2 aufweist. Der Speicher 1 weist Anschlüsse für ein periodisches Taktsignal CLK, für ein Datenreferenzsignal oder sogenanntes Data- Strobe-Signal DQS und für Datensignale DQO, DQx und DQn auf. Der Anschluß für das Data-Strobe-Signal DQS ist mit einem Eingang 21 des Testgeräts 2 verbunden. Die Datenanschlüsse für die Datensignale DQ0 bis DQn sind mit einem weiteren Ein­ gang 22 des Testgeräts 2 verbunden.

Die Datensignale DQ0 bis DQn werden für einen Speicherzugriff je nach Zustand der auszulesenden Daten in einen aktiven Zu­ stand geschaltet. Ebenso wird für den Speicherzugriff das Data-Strobe-Signal DQS in einen aktiven Zustand geschaltet. Die Datensignale DQ0 bis DQn und das Data-Strobe-Signal DQS wer­ den vom Testgerät 2 innerhalb eines Speicherzugriffs parallel gemessen und bewertet. Dabei dient das Signal DQS als Refe­ renzsignal, anhand dessen ein Timing-Parameter in Bezug auf die Datensignale DQ0 bis DQn gemessen wird. Das Signal DQS wird dabei nicht von dem Testgerät 2 beispielsweise in Form eines Systemclocks erzeugt, sondern vom Speicher 1 zur Verfü­ gung gestellt.

Anhand des Zeitablaufdiagramms aus Fig. 1 und des Flußdia­ gramms gemäß Fig. 3 wird im folgenden beispielhaft eine Aus­ führungsform eines erfindungsgemäßen Testverfahrens näher er­ läutert.

Die Signale DQS und DQx werden in einem Speicherzugriff in­ nerhalb des Zugriffszyklus jeweils in einen aktiven Zustand A geschaltet. Dabei werden das Datensignal DQx und das Data- Strobe-Signal DQS jeweils in diskreten Meßschritten abgeta­ stet und gemessen.

Mit dem erfindungsgemäßen Testverfahren soll insbesondere der Timing-Parameter tDQSQ gemessen werden, der die zeitliche Ab­ weichung zwischen dem vom Speicher generierten Signal DQS und den Ausgangsdaten DQx darstellt. Die Signale DQS und DQx wer­ den mit Hilfe sogenannter Tester-Strobes des Testgeräts 2 parallel gemessen.

In einer ersten Taktperiode T0 wird der Meßschritt für das Signal DQS relativ zum Taktsignal CLK zum Zeitpunkt t0 ausge­ führt. Der zugehörige Meßschritt für das Datensignal DQx wird relativ zum Taktsignal CLK zu einem Zeitpunkt t1 ausgeführt, der gegenüber dem Zeitpunkt t0 verschoben ist. Der zeitliche Abstand tDQSQ dieser beiden Meßschritte beträgt hier die ma­ ximal zulässige zeitliche Abweichung, die im Normalbetrieb des Speichers zwischen einem aktiven Zustand des Signals DQS und einem aktiven Zustand des Datensignals DQx auftreten darf. Mithin beträgt der zeitliche Unterschied zwischen den beiden Tester-Strobes dem Maximum-Spezifikationswert von tDQSQ. Da beide Signale DQS und DQx zu den Zeitpunkten t0 be­ ziehungsweise t1 einen passiven Zustand aufweisen, wird eine entsprechende Fail-Information ausgegeben.

Für eine erneute Messung in einer weiteren Taktperiode werden die Zeitpunkte der jeweiligen Meßschritte relativ zu dem Taktsignal CLK um Δx verschoben. Das heißt, in einer weiteren Taktperiode T1 wird der Meßschritt für das Signal DQS relativ zum Taktsignal CLK zu einem Zeitpunkt t2 ausgeführt, der ge­ genüber dem Zeitpunkt t0 in der vorhergehenden Taktperiode verschoben ist. Entsprechend wird der Meßschritt für das Da­ tensignal DQx in der Taktperiode T1 relativ zum Taktsignal CLK zu einem Zeitpunkt t3 ausgeführt, der gegenüber dem Zeit­ punkt t1 der vorhergehenden Taktperiode T0 verschoben ist. Dabei beträgt die Verschiebung zwischen den Zeitpunkten t2 und t0 beziehungsweise t3 und t1 den Wert Δx. Das heißt, die Tester-Strobes werden parallel mit Δx für einen jeweiligen neuen Meßdurchlauf "durchgeschoben".

Sobald der Abtastwert des Signals DQS den aktiven Zustand A aufweist (Zeitpunkt t10 in Taktperiode T10), wird der zugehö­ rige Abtastwert des Datensignals DQx bewertet. In diesem Fall wird eine Pass-Information bezüglich des Signals DQS ausgege­ ben und anschließend bewertet, ob zum Zeitpunkt t11 das Si­ gnal DQx ebenfalls im aktiven Zustand ist. Ist dies der Fall, wird eine Pass-Information ausgegeben, die Information dar­ über enthält, daß der Parameter tDQSQ gemäß Spezifikation eingehalten ist. Ist die Signal DQx hingegen nicht im aktiven Zustand, so wird eine entsprechende Fail-Information ausgege­ ben.

Durch das diskrete "Herantasten" an den Abtastwert zum Zeit­ punkt t10 ist eine vergleichsweise gute Auflösung der Messung erreichbar. Mit dem parallelen Messen der Signals DQS und DQx wird eine applikationsnahe Messung durchgeführt (an einem Controller liegen in einem Normalbetrieb die Signale DQS und DQx ebenfalls parallel an), wodurch eine applikationsbezogene Auswertung beziehungsweise Sortierung des zu testenden Spei­ chers ermöglicht wird.

Bezugszeichenliste

1

Integrierter Speicher

2

Testgerät

21

,

22

Eingang
DQS Data-Strobe-Signal
DQ0, DQx, DQn Datensignal
CLK Taktsignal
T0 bis T10 Taktperiode
A aktiver Zustand
t0 bis t11 Zeitpunkt
tDQSQ Timing-Parameter
Δx Verschiebung

Claims (8)

1. Verfahren zum Testen eines integrierten Speichers mit we­ nigstens einem Anschluß zur Ausgabe eines Datensignals (DQx) und einem Anschluß zur Ausgabe eines Datenreferenzsignals (DQS), die vom Speicher (1) bei einem Speicherzugriff inner­ halb eines Zugriffszyklus in einen aktiven Zustand (A) ge­ schaltet werden, bei dem das Datensignal (DQx) und das Daten­ referenzsignal (DQS) innerhalb des Zugriffszyklus parallel gemessen und bewertet werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Verfahren in einem Testgerät (2) abläuft, das mit dem An­ schluß zur Ausgabe des Datensignals (DQx) und mit dem An­ schluß zur Ausgabe des Datenreferenzsignals (DQS) verbunden wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
das Datensignal (DQx) und das Datenreferenzsignal (DQS) je­ weils in einem diskreten Meßschritt (t10, t11) abgetastet und gemessen werden,
ein Abtastwert des Datenreferenzsignals (DQS) und ein Ab­ tastwert des Datensignals (DQx) zueinander in Relation ge­ setzt werden.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Abtastwert des Datenreferenzsignals (DQS) in einem ersten Meßschritt (t10) und der zugehörige Abtastwert des Datensi­ gnals (DQx) in einem zweiten Meßschritt (t11), der unter­ schiedlich zum ersten Meßschritt ist, gemessen werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein zeitlicher Abstand (tDQSQ) des ersten und zweiten Meß­ schritts (t10, t11) einer in einem Normalbetrieb des Spei­ chers maximal zulässigen zeitlichen Abweichung des aktiven Zustandes des Datenreferenzsignals (DQS) von einem aktiven Zustand des Datensignals (DQx) entspricht.

6. Verfahren nach einen der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß
der Speicher mittels eines periodischen Taktsignals (CLK) betrieben wird,
in einer ersten Taktperiode (T0) der Meßschritt für das Da­ tenreferenzsignal (DQS) relativ zum Taktsignal zu einem er­ sten Zeitpunkt (t0) und der Meßschritt für das Datensignal (DQx) relativ zum Taktsignal zu einem zweiten Zeitpunkt (t1) ausgeführt wird,
in einer zweiten Taktperiode (T1) der Meßschritt für das Datenreferenzsignal (DQS) relativ zum Taktsignal zu einem dritten Zeitpunkt (t2), der gegenüber dem ersten Zeitpunkt (t0) verschoben ist, und der Meßschritt für das Datensignal (DQx) relativ zum Taktsignal zu einem vierten Zeitpunkt (t3) ausgeführt wird, der gegenüber dem zweiten Zeitpunkt (t1) verschoben ist.

7. Verfahren nach einen der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß sobald der Abtastwert des Datenreferenzsignals (DQS) den ak­ tiven Zustand aufweist, der zugehörige Abtastwert des Daten­ signals (DQx) bewertet wird.

8. Verfahren nach einen der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Speicher (1) als DRAM Speicher ausgeführt ist und gemäß einer Double-Data-Rate-Architektur betrieben wird.