KR20070105500A - 반도체 메모리 장치 - Google Patents

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KR20070105500A KR1020060037693A KR20060037693A KR20070105500A KR 20070105500 A KR20070105500 A KR 20070105500A KR 1020060037693 A KR1020060037693 A KR 1020060037693A KR 20060037693 A KR20060037693 A KR 20060037693A KR 20070105500 A KR20070105500 A KR 20070105500A
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 복수개의 워드 라인과 복수개의 비트 라인 사이에 연결된 복수개의 메모리 셀을 구비하는 메모리 셀 어레이, 외부에서 인가되는 명령 신호들을 디코딩하여 리플레쉬 동작시에 리플레쉬 선택 신호와 액티브 명령을 출력하고 액티브 동작시에 액티브 명령을 출력하는 내부 제어 신호 발생기, 리플레쉬 동작시에 리플레쉬 선택 신호와 액티브 명령에 응답하여 이전 리플레쉬 동작시에 저장되어 있는 리플레쉬 어드레스를 내부 어드레스로 출력한 후 내부적으로 리플레쉬 어드레스를 생성하여 순차적으로 내부 어드레스로 출력하고, 액티브 동작시에 액티브 명령에 응답하여 외부에서 인가되는 어드레스를 내부 어드레스 선택기에서 래치하여 내부 어드레스로 출력하는 내부 어드레스 발생부, 및 내부 어드레스 발생부에서 인가되는 내부 어드레스를 디코딩하여 워드 라인을 활성화하는 로우 어드레스 디코더를 구비하는 것을 특징으로 한다. 따라서 리플레쉬 동작시에 초기 리플레쉬 어드레스를 생성하지 않고 래치되어 있는 리플레쉬 어드레스를 내부 어드레스로 출력하므로, 초기의 리플레쉬 어드레스를 빠르게 생성하여 부가적인 지연 보상 회로 필요로 하지 않는다.

Description

반도체 메모리 장치 {Semiconductor memory device}
도1 은 종래의 반도체 메모리 장치의 리플레쉬 회로를 나타내는 블록도이다.
도2 는 도1 의 카운터 래치와 내부 어드레스 선택기의 일예를 나타내는 도면이다.
도3 은 도1 의 반도체 메모리 장치에 따른 오토 리플레쉬 동작의 타이밍도이다.
도4 는 본 발명에 따른 반도체 메모리 장치의 리플레쉬 회로를 나타내는 블록도이다.
도5 는 도4의 카운터 래치와 내부 어드레스 선택기의 일예를 나타내는 도면이다.
도6 은 도4 의 반도체 메모리 장치에 따른 오토 리플레쉬 동작의 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리플레쉬 동작시에 초기 리플레쉬 어드레스를 빠르게 출력하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)은 각 메모리 셀의 데이터를 유지하기 위하여 반드시 일정한 주기마다 메모리 셀을 리플레쉬 시켜주어야 한다.
리플레쉬에는 오토 리플레쉬(Auto refresh)와 셀프 리플레쉬(Self refresh)가 있다. 오토 리플레쉬는 외부 메모리 제어기에 의해 리플레쉬 동작을 하며, 오토 리플레쉬 동작이 개시될 때마다 메모리 셀 어레이의 한 로우를 리플레쉬한다. 반도체 메모리 장치 내부의 카운터는 연속적인 오토 리플레쉬 동작을 위해 로우를 증가하고, 어레이의 끝에 도달하면 상단으로 되돌아간다.
셀프 리플레쉬는 외부로부터 제어 신호 없이도 내부에서 주기적으로 리플레쉬 신호를 생성하여 리플레쉬 동작을 한다.
도1 을 참조로 하여 종래의 반도체 메모리 장치의 리플레쉬 동작을 설명하면, 내부 제어 신호 발생기(20)는 외부로부터 명령들(CSB, RASB, CASB, WEB, CKE)을 인가받아 리플레쉬 선택 신호(PRESH)와 액티브 명령(PRB)을 발생한다.
셀프 리플레쉬 신호 발생부(30)는 셀프 리플레쉬 동작시에 리플레쉬 선택 신호(PRESH)를 인가받아 셀프 리플레쉬를 수행하기 위한 셀프 리플레쉬 신호(SRFHP)를 주기적으로 생성하여 내부 어드레스 발생부(40)로 출력한다.
내부 어드레스 발생부(40)는 리플레쉬 할 메모리 셀 어레이(10)의 워드 라인(WL)에 대한 리플레쉬 어드레스(CNTi)를 생성한다.
리플레쉬 발생기(41)는 셀프 리플레쉬 동작시에는 리플레쉬 선택 신호(PRESH)와 셀프 리플레쉬 신호(SRFHP)를 인가받고, 오토 리플레쉬 동작시에는 리 플레쉬 선택 신호(PRESH)를 인가받아 리플레쉬 신호(PRFH)를 발생한다.
리플레쉬 펄스 발생기(44)는 리플레쉬 신호(PRFH)에 응답하여 리플레쉬 펄스(PRCNTP)를 발생한다. 리플레쉬 펄스 카운터(45)는 리플레쉬 펄스(PRCNTP)를 카운팅하여 리플레쉬 어드레스(CNTi)를 생성한다. 카운터 래치(46)는 리플레쉬 어드레스(CNTi)를 래치하고, 리플레쉬 펄스(PRCNTP)에 응답하여 출력한다.
리플레쉬 모드 발생기(42)는 리플레쉬 신호(PRFH)에 응답하여 리플레쉬 모드 신호(SRSP)를 출력하고, 액티브 발생기(43)는 액티브 명령(PRB)과 리플레쉬 모드 신호(SRSP)에 응답하여 액티브 신호(PRD)를 출력한다.
내부 어드레스 선택기(47)는 액티브 신호(PRD)에 응답하여 리플레쉬 어드레스(CNTi)와 외부에서 인가되는 로우 어드레스(RADD) 중에서 선택된 어드레스를 내부 어드레스(RA)로 로우 어드레스 디코더(60)로 출력한다.
프리차지 발생기(50)는 리플레쉬 신호(PRFH)에 응답하여 프리차지 펄스(PAPB)를 로우 어드레스 디코더(60)로 출력한다.
로우 어드레스 디코더(60)는 내부 어드레스 발생부(40)로부터 내부 어드레스(RA)를 인가받아 메모리 셀 어레이(10)의 해당 워드 라인(WL)을 활성화한다. 그리고 프리차지 동작시에는 워드 라인(WL)이 선택되지 않도록 한다.
도2 는 도1 의 카운터 래치와 내부 어드레스 선택기의 일예로서 1 비트의 내부 어드레스를 발생하는 과정을 나타낸다.
카운터 래치(46)는 리플레쉬 펄스에 응답하여 리플레쉬 펄스 카운터(45)에서 생성된 리플레쉬 어드레스(CNTi)를 인가받아 래치하거나 출력한다.
내부 어드레스 선택기(47)는 액티브 신호(PRD)에 응답하여 로우 어드레스(RADD)를 버퍼링하여 래치한다. 또한 내부 어드레스 선택기(47)는 액티브 신호(PRD)에 응답하여 카운터 래치(46)에서 인가되는 리플레쉬 어드레스(CNTi)나 로우 어드레스(RADD)를 선택적으로 내부 어드레스(RA)로서 출력한다.
도3 은 오토 리플레쉬 동작의 타이밍도로서, 외부에서 인가되는 명령들(CSB, RASB, CASB, WEB, CKE)이 오토 리플레쉬 동작을 지시하면 내부 제어 신호 발생기(20)는 리플레쉬 선택 신호(PRESH)와 액티브 명령(PRB)을 출력한다. 액티브 명령(PRB)은 액티브 발생기(43)에 인가되어 리플레쉬 모드 구분 신호인 액티브 신호(PRD)를 생성한다. 오토 리플레쉬 동작시이므로 리플레쉬 선택 신호(PRESH)는 내부 어드레스 발생부(40)로 인가되고, 리플레쉬 발생기(41)는 리플레쉬 신호(PRFH)를 발생한다. 리플레쉬 신호(PRFH)는 리플레쉬 펄스 발생기(44)에 인가되어 리플레쉬 펄스(PRCNTP)를 생성한다. 리플레쉬 펄스 카운터(45)와 카운터 래치(46)는 리플레쉬 펄스(PRCNTP)를 카운팅하여 리플레쉬 어드레스(CNTi)를 생성하고, 래치하여 출력한다. 프리차지 발생기(50)는 리플레쉬 신호(PRFH)에 응답하여 프리차지 펄스(PAPB)를 생성하여 리플레쉬 동작의 종료와 프리차지 동작의 시작을 지시한다.
상기한 종래의 반도체 메모리 장치는 액티브 동작시에 액티브 신호(PRD)와 외부에서 인가되는 로우 어드레스(RADD)가 거의 동시에 인가되어 지연시간이 없다. 그러나 리플레쉬 동작시에는 리플레쉬 어드레스(CNTi)가 내부 어드레스(RA)로 출력되기 위해서 먼저 리플레쉬 펄스(PRCNTP)가 생성이 되어야 한다. 즉 외부에서 인가되는 명령들(CSB, RASB, CASB, WEB, CKE)에 응답하여 리플레쉬 선택 신호 신호인 액티브 신호(PRD)가 생성되는 시간에 비하여 초기에 리플레쉬 어드레스(CNTi)가 생성되는 시간이 느리다. 초기의 리플레쉬 어드레스(CNTi)가 늦게 생성되는 문제를 해결하기 위해서 종래에는 액티브 발생기(43)에 딜레이 회로를 추가하여 액티브 신호(PRD)를 지연하는 방법을 사용하였다. 이러한 딜레이 회로를 추가하게 되면 회로 설계를 어렵게 하며, 레이아웃 면적의 손실을 가져오게 된다.
본 발명의 목적은 리플레쉬 동작시에 초기의 리플레쉬 어드레스를 빠르게 생성하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인과 복수개의 비트 라인 사이에 연결된 복수개의 메모리 셀을 구비하는 메모리 셀 어레이, 외부에서 인가되는 명령 신호들을 디코딩하여 리플레쉬 동작시에 리플레쉬 선택 신호와 액티브 명령을 출력하고 액티브 동작시에 액티브 명령을 출력하는 내부 제어 신호 발생기, 리플레쉬 동작시에 리플레쉬 선택 신호와 액티브 명령에 응답하여 이전 리플레쉬 동작시에 저장되어 있는 리플레쉬 어드레스를 내부 어드레스로 출력한 후 내부적으로 리플레쉬 어드레스를 생성하여 순차적으로 내부 어드레스로 출력하고, 액티브 동작시에 액티브 명령에 응답하여 외부에서 인가되는 어드레스를 내부 어드레스 선택기에서 래치하여 내부 어드레스로 출력하는 내부 어드레스 발생부, 및 내부 어드레스 발생부에서 인가되는 내부 어드레스를 디코딩하여 워드 라인을 활성화하는 로우 어드레스 디코더를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 어드레스 발생부는 리플레쉬 선택 신호에 응답하여 내부 어드레스 발생부를 활성화하는 리플레쉬 신호를 출력하는 리플레쉬 발생기, 리플레쉬 신호에 응답하여 리플레쉬 펄스를 발생하는 리플레쉬 펄스 발생기, 리플레쉬 펄스를 카운팅하여 리플레쉬 어드레스를 순차적으로 발생하는 리플레쉬 펄스 카운터, 리플레쉬 어드레스를 래치하고 리플레쉬 펄스 또는 리플레쉬 선택 신호에 응답하여 래치된 리플레쉬 어드레스를 출력하는 카운터 래치, 리플레쉬 신호에 응답하여 리플레쉬 모드 신호를 발생하는 리플레쉬 모드 발생기, 리플레쉬 모드 신호와 액티브 명령에 응답하여 액티브 신호를 출력하는 액티브 발생기, 및 액티브 신호에 응답하여 액티브 동작시에 외부에서 인가되는 로우 어드레스를 내부 어드레스로 출력하고, 리플레쉬 동작시에 리플레쉬 어드레스를 내부 어드레스로 출력하는 내부 어드레스 선택기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 카운터 래치는 리플레쉬 어드레스를 래치하는 제1 래치, 제1 래치의 입력단에 연결되어 리플레쉬 어드레스의 입력을 제어하는 제1 전송 게이트, 제1 래치의 출력단에 연결되어 리플레쉬 어드레스의 출력을 제어하는 제2 전송 게이트, 리플레쉬 선택 신호와 리플레쉬 펄스를 논리합하여 제1 및 제2 전송게이트를 제어하기 위한 논리합 게이트, 및 논리합 게이트의 출력을 반전하여 제1 및 제2 전송게이트를 제어하기 위한 제1인버터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 어드레스 선택기는 로우 어드레스를 버퍼링하는 버퍼, 로우 어드레스를 저장하는 제2 래치, 제2 래치의 입력단에 연결되고 액티브 신호에 응답하여 로우 어드레스의 입력을 제어하는 제3 전송 게이트, 제2 래치의 출력단에 연결되고 액티브 신호에 응답하여 로우 어드레스의 출력을 제어하는 제4 전송 게이트, 액티브 신호에 응답하여 리플레쉬 어드레스 또는 로우 어드레스를 선택하여 내부 어드레스로 전송하는 제5 전송 게이트, 및 제3 , 제4, 제5 전송 게이트를 제어하기 위한 제2 인버터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
반도체 메모리 장치는 일반적으로 액티브 모드와 리플레쉬 모드 및 프리차지 모드의 3가지 모드를 가진다. 액티브 모드에서는 외부에서 어드레스를 인가받아 해당 어드레스의 데이터를 리드 또는 라이트한다. 리플레쉬 모드에서는 메모리 셀의 데이터를 재충전한다. 프리차지 모드는 액티브 모드에 진입하기 전에 데이터를 감지하기 용이하도록 데이터 입출력 경로의 일부 라인들을 소정의 전압으로 충전한다.
리플레쉬 모드는 다시 오토 리플레쉬 모드와 셀프 리플레쉬 모드로 구분된다. 오토 리플레쉬 모드는 반도체 메모리 장치가 리드 또는 라이트 등의 동작을 수행하는 중에 외부 메모리 제어기에서 리플레쉬 동작 수행 여부를 판단하여 반도체 메모리 장치로 리플레쉬 선택 신호를 전송한다. 이때 어드레스는 외부에서 인가되지 않고 반도체 메모리 장치 내부에서 리플레쉬 어드레스를 생성하여 리플레쉬 동 작을 수행한다.
셀프 리플레쉬 모드는 저전력 동작이나 데이터를 오랜 시간 저장하기 위해 사용되는 모드로서, 오토 리플레쉬 모드와 마찬가지로 내부에서 리플레쉬 어드레스를 생성한다. 그러나 셀프 리플레쉬 모드에서는 리플레쉬 어드레스뿐만 아니라 셀프 리플레쉬 동작을 수행하기 위한 셀프 리플레쉬 신호 또한 반도체 메모리 장치 내부에서 생성한다. 따라서 셀프 리플레쉬 모드에서 반도체 메모리 장치는 외부의 리플레쉬 선택 신호가 인가되지 않더라도 특정 조건이 되면 내부의 타이머에 의해 주기적으로 셀프 리플레쉬 신호를 발생하여 메모리 셀을 리플레쉬 한다.
이외에도 외부에서 리플레쉬 선택 신호와 리플레쉬 어드레스를 모두 외부 메모리 제어기에서 인가하는 리플레쉬가 있으나 최근에는 잘 이용되지 않는다.
도4 는 본 발명에 따른 반도체 메모리 장치의 리플레쉬 회로를 나타낸다.
도4 에서 내부 제어 신호 발생기(120)는 외부 명령들(CSB, RASB, CASB, WEB, CKE)에 응답하여 내부 제어 신호로서 리플레쉬 선택신호(PRESH)와 액티브 명령(PRB)을 생성한다. 명령(CSB)은 칩 선택 신호이고, 명령(RASB)은 로우 어드레스 스트로브 신호로서 반도체 메모리 장치의 동작을 지시하는 인에이블과 같은 역할을 한다. 명령(CASB)은 컬럼 어드레스 스트로브 신호로 반도체 메모리 장치에 컬럼 어드레스가 인가되었음을 알려준다. 명령(WE)은 라이트 인에이블 신호로서 반도체 메모리 장치에 데이터를 리드 또는 라이트 여부를 지시한다. 명령(CKE)은 외부 클럭 인에이블 신호이다.
오토 리플레쉬는 명령들(CSB, RASB, CASB)이 "로우"레벨이고, 명령들(CKE, WEB)가 "하이"레벨이면 오토 리플레쉬 모드로 진입하게 된다. 오토 리플레쉬 동작이 진행되는 동안 명령(CKE)는 "하이"레벨을 유지하고, 명령(CSB)이 "하이"레벨에서 "로우"레벨로 천이 할 때마다 오토 리플레쉬 동작이 수행된다.
셀프 리플레쉬는 명령들(CSB, RASB, CASB)이 "로우"레벨이고, 명령(WEB)이 "하이"레벨인 상태에서 명령(CKE)이 "하이"레벨에서 "로우"로 천이하면 셀프 리플레쉬 모드로 진입하게 된다. 셀프 리플레쉬 동작이 진행되는 동안 명령(CKE)는 "로우"레벨을 유지한다.
내부 제어 신호 발생기(120)는 오토 리플레쉬 또는 셀프 리플레쉬에 따라 리플레쉬 선택 신호(PRESH)의 레벨을 다르게 설정한다.
또한 내부 제어 신호 발생기(120)는 액티브 모드 또는 리플레쉬 모드와 프리차지 모드를 구분하는 액티브 명령(PRB)을 출력한다.
셀프 리플레쉬 모드인 경우 셀프 리플레쉬 신호 발생부(130)는 리플레쉬 선택 신호(PRESH)를 인가받아 주기적으로 셀프 리플레쉬 신호(SRFHP)를 생성한다.
셀프 리플레쉬 신호 발생부(130)는 셀프 리플레쉬 인에이블(131)과 셀프 주기 펄스 발생기(132)와 셀프 리플레쉬 발생기(133)으로 구성된다. 셀프 리플레쉬 인에이블(130)은 리플레쉬 선택 신호(PRESH)에 응답하여 셀프 리플레쉬 인에이블 신호(PSELF)를 출력한다. 셀프 주기 펄스 발생기(132)는 셀프 리플레쉬 인에이블 신호(PSELF)에 응답하여 셀프 리플레쉬 주기 클럭(POSC)을 발생한다. 셀프 리플레쉬 발생기(133)는 셀프 리플레쉬 주기 클럭(POSC)을 카운팅하여 반도체 메모리 장치에서 미리 지정된 시간마다 셀프 리플레쉬 신호(SRFHP)를 출력한다. 이때 셀프 리플레쉬 신호(SRFHP)는 셀프 리플레쉬 인에이블 신호(PSELF)가 인가되는 동안만 출력된다.
내부 어드레스 발생부(140)는 리플레쉬 발생기(141), 리플레쉬 모드 발생기(142), 액티브 발생기(143), 리플레쉬 펄스 발생기(144), 리플레쉬 펄스 카운터(145), 카운터 래치(146), 및 내부 어드레스 선택기(147)로 구성된다.
리플레쉬 발생기(141)는 리플레쉬 선택 신호(PRESH)와 셀프 리플레쉬 신호(SRFHP)에 응답하여 리플레쉬 신호를 생성한다. 리플레쉬 신호는 리플레쉬 동작시에 리플레쉬 어드레스를 내부에서 생성하기 위한 동작을 활성화하는 신호이다. 오토 리플레쉬 모드에서는 리플레쉬 선택 신호(PRESH)만 인가되며, 셀프 리플레쉬 모드에서는 리플레쉬 선택 신호(PRESH)와 셀프 리플레쉬 신호(SRFHP)가 모두 인가된다.
리플레쉬 펄스 발생기(144)는 리플레쉬 신호(PRFH)에 응답하여 소정의 주기를 가진 리플레쉬 펄스(PRCNTP)를 발생한다. 리플레쉬 펄스 카운터(145)는 리플레쉬 펄스(PRCNTP)를 카운팅하여 리플레쉬 어드레스(CNTi)를 발생한다.
카운터 래치(146)는 리플레쉬 펄스(PRCNTP) 또는 리플레쉬 선택 신호(PRESH)에 응답하여 리플레쉬 어드레스(CNTi)를 인가받아 래치하거나 출력한다. 카운터 래치(146)는 도1 의 카운터 래치(46)와는 달리 리플레쉬 선택 신호(PRESH)를 인가받아 래치된 리플레쉬 어드레스(CNTi)를 출력한다. 따라서 첫 번째 리플레쉬 어드레를 출력하는 경우에 이전 리플레쉬 동작시에 생성되어 래치 되어있는 리플레쉬 어드레스(CNTi)를 현재 리플레쉬 동작시에 리플레쉬 어드레스(CNTi) 생성하기 전에 바로 출력할 수 있도록 하여 초기 리플레쉬 어드레스를 빠르게 출력이 가능하다.
리플레쉬 모드 발생기(142)는 리플레쉬 신호(PRFH)에 응답하여 리플레쉬 모드 신호(SRSP)를 출력한다. 리플레쉬 모드 신호(SRSP)는 리플레쉬 모드를 구분하기 위한 신호이다.
액티브 발생기(143)는 액티브 명령(PRB)과 리플레쉬 모드 신호(SRSP)에 응답하여 액티브 신호(PRD)를 출력한다. 액티브 신호(PRD)는 액티브 모드와 리플레쉬 모드를 구분하는 신호이다.
내부 어드레스 선택기(147)는 리플레쉬 동작시에 카운터 래치(146)에서 인가되는 리플레쉬 어드레스(CNTi)와 액티브 동작시에 외부에서 인가되는 로우 어드레스(RADD)를 인가받고, 액티브 신호(PRD)에 응답하여 액티브 동작시에는 로우 어드레스(RADD)를 내부 어드레스(RA)로 출력하고, 리플레쉬 동작시에는 리플레쉬 어드레스(CNTi)를 내부 어드레스(RA)로 출력한다.
프리차지 발생기(150)는 내부 어드레스 발생부(140)로부터 인가되는 리플레쉬 신호(PRFH)에 응답하여 프리차지 동작을 지시하는 프리차지 펄스(PAPB)를 로우 어드레스 디코더(160)로 출력한다. 또한 프리차지 펄스(PAPB)는 내부 제어 신호 발생기(120)로 인가되어 리플레쉬 동작이 종료되었음을 알린다.
로우 어드레스 디코더(160)는 액티브 모드 또는 리플레쉬 모드에서 내부 어드레스(RA)를 인가받아 메모리 셀 어레이(110)의 해당 워드 라인(WL)을 활성화한다. 그리고 프리차지 펄스(PAPB)를 인가받아 디스에이블 되어 프리차지 동작시 워드 라인(WL)이 활성화되지 않도록 한다.
도4 의 반도체 메모리 장치는 내부 어드레스 발생부(140)의 카운터 래치(146)로 리플레쉬 선택 신호(PRESH)를 추가로 인가하도록 구성하여 리플레쉬 동작시 초기 리플레쉬 어드레스(CNTi)를 카운터 래치(146)에 이전 리플레쉬 동작시에 저장된 리플레쉬 어드레스(CNTi)가 출력되도록 하였다. 따라서 리플레쉬 선택 신호가 인가된 후에 초기 리플레쉬 어드레스(CNTi)가 카운터 래치(146)에서 바로 출력되므로, 액티브 신호(PRD)가 액티브 발생기(143)에서 출력되는 시간과 거의 동일하게 내부 어드레스 선택기(147)로 인가된다.
도5 는 도4 의 카운터 래치와 내부 어드레스 선택기를 나타내는 일예로서 1비트의 내부 어드레스를 출력하는 과정을 나타낸다.
카운터 래치(146)는 2개의 인버터(INV1, INV2)로 구성된 래치와 래치의 입력단과 출력단에 각각 연결된 2개의 전송게이트(TG1, TG2)를 구비한다. 인버터(INV3)는 전송게이트(TG1, TG2)를 제어하기 위한 것이다. 그리고 도3 과는 달리 논리합 게이트(OR)를 추가로 구비하여 리플레쉬 펄스(PRCCNTP) 또는 리플레쉬 선택 신호(PRESH)에 응답하여 리플레쉬 어드레스(CNTi)를 출력한다.
리플레쉬 펄스(PRCCNTP)가 "로우"레벨이고 리플레쉬 선택 신호(PRESH)가 "로우"레벨로 인가되면 카운터 래치(146)는 리플레쉬 펄스 카운터(145)로부터 리플레쉬 어드레스(CNTi)를 인가받아 래치하고, 리플레쉬 펄스(PRCCNTP)가 "하이"레벨이거나 리플레쉬 선택 신호(PRESH)가 "하이"레벨로 인가되면 카운터 래치(146)는 래치되어 있는 리플레쉬 어드레스(CNTi)를 내부 어드레스 선택기(147)로 출력한다.
내부 어드레스 선택기(147)는 래치를 구성하는 2개의 인버터(INV4, INV5)를 구비하여 외부에서 인가되는 로우 어드레스(RADD)를 래치하고, 래치의 입력단과 출력단에 각각 연결된 2개의 전송 게이트(TG3, TG4)를 통해 데이터를 입력받아 래치하거나, 래치된 데이터를 출력한다. 또한 내부 어드레스 선택기(147)는 외부에서 인가되는 로우 어드레스를 버퍼링하기 위해 2개의 인버터(INV6, INV7)로 구성되는 버퍼를 구비한다. 전송 게이트(TG5)는 카운터 래치(146)에서 인가되는 리플레쉬 어드레스(CNTi)와 외부에서 인가되어 래치된 로우 어드레스(RADD)중에서 선택하여 내부 어드레스(RA)를 출력하기 위한 것이다. 인버터(INV8) 또한 전송게이트(TG3, TG4, TG5)를 제어하기 위한 것이다. 내부 어드레스 선택기(147)에 "로우"레벨의 액티브 신호(PBD)가 인가되면 카운터 래치(146)에서 인가되는 리플레쉬 어드레스(CNTi)를 내부 어드레스(RA)로 선택하여 로우 어드레스 디코더(160)로 출력하거나, 외부에서 인가되는 로우 어드레스(RADD)를 래치한다.
"하이"레벨의 액티브 신호(PBD)가 인가되면 래치되어 있는 로우 어드레스(RADD)를 내부 어드레스(RA)로 선택하여 로우 어드레스 디코더(160)로 출력한다.
도6 은 도4 의 반도체 메모리 장치에 따른 오토 리플레쉬 동작의 타이밍도로 도4 와 도5를 참조로 하여 도6 의 타이밍도를 설명한다.
외부로부터 내부 제어 신호 발생기(120)로 오토 리플레쉬 선택 신호에 해당하는 명령들(CSB, RASB, CASB, WEB, CKE)이 인가되면 내부 제어 신호 발생기는 액티브 명령(PRB)와 리플레쉬 선택 신호(PRESH)를 출력한다. 액티브 명령(PRB)은 내부 어드레스 발생부(140)의 액티브 발생기(143)로 인가되어 액티브 신호(PRD)가 생성된다.
오토 리플레쉬이므로 리플레쉬 선택 신호(PRESH)는 내부 어드레스 발생부(140)의 리플레쉬 발생기(141)로 인가되어 리플레쉬 신호(PRFH)를 생성함과 동시에 카운터 래치(146)으로 인가된다. 카운터 래치(146)는 리플레쉬 선택 신호(PRESH)에 응답하여 이전 리플레쉬 사이클에 생성되고 래치되어 있는 리플레쉬 어드레스(CNTi)를 내부 어드레스 선택기(147)로 출력한다.
내부 어드레스 선택기(147)는 액티브 신호(PRD)에 응답하여 카운터 래치(146)에서 인가되는 리플레쉬 어드레스(CNTi)를 내부 어드레스(RA)로 선택하여 로우 어드레스 디코더(160)로 출력한다.
그리고 리플레쉬 신호(PRFH)는 리플레쉬 펄스 발생기(144)로 인가되어 리플레쉬 펄스(PRCNTP)를 생성한다. 생성된 리플레쉬 펄스(PRCNTP)는 리플레쉬 펄스 카운터(145)에서 카운팅되어 리플레쉬 어드레스(CNTi)를 생성하여 카운터 래치(146)로 인가한다. 카운터 래치(146)는 리플레쉬 선택 신호(PRESH)가 아닌 리플레쉬 펄스(PRCNTP)에 응답하여 리플레쉬 어드레스(CNTi)를 내부 어드레스 선택기(147)로 출력한다. 프리차지 펄스(PAPB)는 프리차지 발생기(150)에서 리플레쉬 신호(PRFH)에 응답하여 생성되어 리플레쉬 동작의 종료와 프리차지 동작을 지시한다.
도3 과 비교하면 도6 의 타이밍도에서 초기 리플레쉬 어드레스(CNTi)가 더 빨리 발생함을 알 수 있다.
도6 에서는 오토 리플레쉬의 타이밍도를 나타내었으나 오토 리플레쉬 뿐만 아니라 셀프 리플레쉬에서도 마찬가지로 빠른 초기 리플레쉬 어드레스를 생성할 수 있다.
도4 와 도5 에서는 카운터 래치(146)가 리플레쉬 선택 신호(PRESH)에 응답하여 초기 리플레쉬 어드레스를 출력할 수 있도록 구성하였으나, 내부 제어 신호 발생기(120)에서 별도의 신호를 생성하여 인가하여도 무방하다.
상기한 신호들의 레벨은 설명의 편의를 위한 것으로 변경이 가능하며, 각종 회로들 또한 반도체 메모리 장치의 설계 방법에 따라 변경이 가능한 것은 자명하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 초기 리플레쉬 어드레스를 생성하지 않고 이전 리플레쉬 동작시에 저장되어 있는 리플레쉬 어드레스를 리플레쉬 신호에 응답하여 바로 내부 어드레스로 출력한다. 그러므로 리플레쉬 어드레스와 액티브 신호와의 지연 시간 차를 보상하기 위한 별도의 딜레이 회로가 불필요하여 설계가 용이하고, 레이아웃 면적을 줄일수 있으며, 최적화 과정이 불필요하다. 또한 리플레쉬 동작시 내부 어드레스 출력 과정과 액티브 동작시 내부 어드레스 출력 과정이 유사하여 내부 신호들 간의 시간 마진의 조절이 용이하다.

Claims (6)

  1. 복수개의 워드 라인과 복수개의 비트 라인 사이에 연결된 복수개의 메모리 셀을 구비하는 메모리 셀 어레이;
    외부에서 인가되는 명령 신호들을 디코딩하여 리플레쉬 동작시에 리플레쉬 선택 신호와 액티브 명령을 출력하고 액티브 동작시에 상기 액티브 명령을 출력하는 내부 제어 신호 발생기;
    리플레쉬 동작시에 상기 리플레쉬 선택 신호와 상기 액티브 명령에 응답하여 이전 리플레쉬 동작시에 저장되어 있는 리플레쉬 어드레스를 내부 어드레스로 출력한 후 내부적으로 리플레쉬 어드레스를 생성하여 순차적으로 내부 어드레스로 출력하고, 액티브 동작시에 상기 액티브 명령에 응답하여 외부에서 인가되는 어드레스를 상기 내부 어드레스 선택기에서 래치하여 내부 어드레스로 출력하는 내부 어드레스 발생부; 및
    상기 내부 어드레스 발생부에서 인가되는 내부 어드레스를 디코딩하여 상기 워드 라인을 활성화하는 로우 어드레스 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 내부 어드레스 발생부는
    상기 리플레쉬 선택 신호에 응답하여 상기 내부 어드레스 발생부를 활성화하는 리플레쉬 신호를 출력하는 리플레쉬 발생기;
    상기 리플레쉬 신호에 응답하여 리플레쉬 펄스를 발생하는 리플레쉬 펄스 발생기;
    상기 리플레쉬 펄스를 카운팅하여 리플레쉬 어드레스를 순차적으로 발생하는 리플레쉬 펄스 카운터;
    상기 리플레쉬 어드레스를 래치하고 상기 리플레쉬 펄스 또는 상기 리플레쉬 선택 신호에 응답하여 래치된 리플레쉬 어드레스를 출력하는 카운터 래치;
    상기 리플레쉬 신호에 응답하여 리플레쉬 모드 신호를 발생하는 리플레쉬 모드 발생기;
    상기 리플레쉬 모드 신호와 상기 액티브 명령에 응답하여 액티브 신호를 출력하는 액티브 발생기; 및
    상기 액티브 신호에 응답하여 액티브 동작시에 외부에서 인가되는 로우 어드레스를 내부 어드레스로 출력하고, 리플레쉬 동작시에 상기 리플레쉬 어드레스를 내부 어드레스로 출력하는 내부 어드레스 선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 카운터 래치는
    상기 리플레쉬 어드레스를 래치하는 제1 래치;
    상기 제1 래치의 입력단에 연결되어 상기 리플레쉬 어드레스의 입력을 제어하는 제1 전송 게이트;
    상기 제1 래치의 출력단에 연결되어 상기 리플레쉬 어드레스의 출력을 제어 하는 제2 전송 게이트;
    상기 리플레쉬 선택 신호와 상기 리플레쉬 펄스를 논리합하여 상기 제1 및 제2 전송게이트를 제어하기 위한 논리합 게이트; 및
    상기 논리합 게이트의 출력을 반전하여 상기 제1 및 제2 전송게이트를 제어하기 위한 제1인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 내부 어드레스 선택기는
    상기 로우 어드레스를 버퍼링하는 버퍼;
    상기 로우 어드레스를 저장하는 제2 래치;
    상기 제2 래치의 입력단에 연결되고 상기 액티브 신호에 응답하여 상기 로우 어드레스의 입력을 제어하는 제3 전송 게이트;
    상기 제2 래치의 출력단에 연결되고 상기 액티브 신호에 응답하여 상기 로우 어드레스의 출력을 제어하는 제4 전송 게이트;
    상기 액티브 신호에 응답하여 상기 리플레쉬 어드레스 또는 상기 로우 어드레스를 선택하여 내부 어드레스로 전송하는 제5 전송 게이트; 및
    상기 제3 , 제4, 제5 전송 게이트를 제어하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 반도체 메모리 장치는
    프리차지 동작시에 상기 리플레쉬 신호에 응답하여 프리차지 동작을 지시하 는 프리차지 펄스를 상기 로우 어드레스로 디코더로 출력하는 프리차지 발생기를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 반도체 메모리 장치는
    셀프 리플레쉬 동작시에 상기 리플레쉬 선택 신호에 응답하여 소정 시간마다 셀프 리플레쉬 신호를 발생하고 상기 내부 어드레스 발생부로 출력하는 셀프 리플레쉬 신호 발생부를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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