JP3587296B2 - 電子回路の動作調整制御装置及び半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路の動作特性を所定の特性に調整する調整回路に駆動データを出力する動作調整制御装置及びこれらを集積化してなる半導体集積回路装置に関する。
【０００２】
【従来の技術】
例えば、増幅回路や定電圧回路などの電子回路は、当該電子回路を構成する各回路素子の特性が個別の製造ばらつきによって変動するため、入力信号の増幅率や出力電圧レベルなどのような電子回路としての特性にもばらつきが発生することになる。そのため、電子回路の製造後に検査工程において動作特性をチェックし、その特性が一定となるように可変抵抗器などにより回路定数を調整するようにしている。
【０００３】
ところで、前記電子回路が電子回路の動作調整制御装置として構成されている場合には、上記のような調整作業は容易ではない。例えば、マイクロコンピュータ等に制御用電源を生成して供給するための電源回路を集積回路装置として構成した場合には、回路装置の完成後に電源回路を動作させて出力電圧を検出し、その検出電圧が所定範囲内となるように電源回路を構成する薄膜抵抗素子をレーザトリミング或いはヒューズトリミングすることで調整を行うようにしている。しかし、このような調整方式は作業が煩わしく面倒であると共に、調整用の抵抗素子や回路などの面積が大きくなってしまうため、それに伴って全体の回路面積も大きくなってしまうという問題があった。
【０００４】
【発明が解決しようとする課題】
また、例えば、特開平９−３３０１３５号公報には、与えられる駆動データに応じて電子回路の特性調整を行う調整回路を備えて、検査工程において電子回路を動作させて得た駆動データをＥＥＰＲＯＭに記憶させておき、電子回路がフィールドにおいて動作する場合には、ＣＰＵがＥＥＰＲＯＭより前記駆動データを読み出して調整回路に出力することで補正を行うようにした技術が開示されている。
【０００５】
しかしながら、上記従来技術では、ＥＥＰＲＯＭはＣＰＵが搭載されている半導体集積回路に対して外付けになっているため、ＣＰＵは、上記一連の調整動作をプログラムによって実行しなければならなかった。そのため、当該プログラムモジュールをＣＰＵの制御プログラム（ユーザプログラム）の一部として組み込む必要があり、その作成コストが必要になると共にプログラム記憶用のメモリも必要となることから、総じてコストがアップしてしまうという問題があった。更に、ＣＰＵにとっても調整動作を行う時間を要することになる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、調整回路に駆動用データを与える制御を行う動作調整制御装置及びをこれらを集積化してなる半導体集積回路装置より低コストで構成することにある。
【０００７】
【課題を解決するための手段】
請求項１記載の電子回路の動作調整制御装置によれば、データ出力回路，不揮発性の記憶回路及び制御回路を同一の半導体基板上に形成し、記憶回路には、電子回路の動作特性を所定の特性に調整するための駆動データが、例えば電子回路の完成後に実際に動作させることで得た特性に基づいて予め記憶される。そして、制御回路は、電子回路の動作時に駆動データを記憶回路より読み出すと、データ出力回路を介して調整回路に出力する動作を実行する。
【０００８】
即ち、電子回路の完成後の動作特性を、記憶回路に記憶させた駆動データに基づいて略一定とするように調整することができると共に、従来とは異なり、不揮発性の記憶回路を制御回路と同一の半導体基板上に形成したことで、記憶回路に対するアクセス等の処理をハードウエアで実行するように制御回路を構成することが可能となる。従って、上記各構成要素を集積回路装置として構成すれば、電子回路の動作を調整するためのプログラムを作成してプログラムメモリに記憶させる必要はなく、制御回路が自動的に動作して調整処理を実行するので、動作調整制御装置を低コストで構成することができる。
【０００９】
請求項２記載の電子回路の動作調整制御装置によれば、制御回路は、駆動データを記憶回路より読み出して調整回路に出力する動作を一定周期毎に行う。即ち、駆動データを読み出してデータ出力回路にセットする動作を初期処理などにおいて一度だけしか行わない場合には、外部よりノイズなどが印加された時にデータ出力回路に保持されているデータ値が変化してしまい、補正された動作特性にずれを生じるおそれがある。
【００１０】
そのため、駆動データをデータ出力回路にセットする動作は、電子回路の動作中に複数回行うことが好ましいが、その一方で、不揮発性の記憶回路に対する制御回路のアクセス頻度が高まると、記憶回路に電荷ストレスをより多く印加することになってしまう。従って、駆動データを読み出してセットする動作を一定周期毎に行うことで、ノイズが印加されるなどして駆動データの値が一時的に変化しても一定周期毎に修正されるようにして調整の信頼性を高めると共に、記憶回路に対するアクセス頻度をある程度制限して電荷ストレスを軽減することにより、記憶回路の寿命を長期化することができる。
【００１１】
請求項３記載の電子回路の動作調整制御装置によれば、制御回路は、ＣＲ発振回路によって出力されるクロック信号に同期して制御動作を行うので、簡単な構成のＣＲ発振回路からクロック信号を得ることにより、制御回路の構成をシンプルにすることができる。
【００１２】
請求項４記載の電子回路の動作調整制御装置によれば、データ出力回路，記憶回路及び制御回路をＭＯＳトランジスタプロセスで形成する。その場合、記憶回路に対するデータの書き込み及び読み出しを制御する部分もＭＯＳトランジスタによって構成されることになる。そして、記憶回路のゲート絶縁膜をＭＯＳトランジスタのゲート絶縁膜と共に形成することにより、記憶回路をより少ない工程数で形成することができる（尚、詳細については、特願平１０−３２８５６０号を参照）。
【００１３】
また、例えば請求項３のように、制御回路にＣＲ発振回路を備える場合や、電子回路がキャパシタを含んで構成される場合には、記憶回路のコントロールゲート及びフローティングゲートを、キャパシタの下部電極及び上部電極と共に形成することにより、記憶回路を含む装置全体を一層少ない工程数で形成することができる。
【００１４】
請求項５記載の電子回路の動作調整制御装置によれば、記憶回路に同一の駆動データを３以上の複数セット記憶して、制御回路は、複数セットの駆動データを記憶回路より読み出すとそれらをデータ値決定回路に出力する。すると、データ値決定回路は、それら複数セットのデータを各ビット毎に比較してより多数を占めた方のデータ値をデータ出力回路に出力する。
【００１５】
即ち、記憶回路に記憶されている駆動データが制御回路により読み出された時に、外部よりノイズが印加されることなどによって読み出されたデータ値に一部誤りが生じた場合でも、データ値決定回路は、複数セットのデータの各ビットにおいてより多数を占めたデータ値を選択して出力するので、誤った値の駆動データを調整回路に出力することを極力防止して、信頼性を一層向上させることができる。
【００１６】
請求項６記載の電子回路の動作調整制御装置によれば、記憶回路は、複数セットのデータを、各ビット毎に設けられた夫々共通のデータバスに対して各セット毎に異なるタイミングで出力するので、複数セットのデータを読み出すためにデータバス幅を複数倍必要とすることがなく、半導体基板上におけるスペースの増加を抑制することができる。
【００１７】
請求項７記載の半導体集積回路装置によれば、電子回路の動作調整制御装置がコンピュータブロックの制御プログラムから独立して調整動作を行うことができるため、コンピュータブロックにおいては、自らのプログラムによって調整動作を実行する必要がなく、プログラムメモリの容量や、コンピュータブロック自身の動作に制約を課すことなく、好ましいものとなる。
【００１８】
【発明の実施の形態】
以下、本発明を自動車のエンジンを制御するＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｏｒｏｌ Ｕｎｉｔ ）に適用した場合の一実施例について図面を参照して説明する。図１は、全体の電気的構成を示す機能ブロック図である。ＥＣＵ（半導体集積回路装置）１は、ＭＯＳトランジスタプロセスによって形成されている。オペアンプ（電子回路）２は、例えば図示しないバッテリより与えられる１４Ｖ程度の電源から、ＥＣＵを構成するマイクロコンピュータなどに供給する制御用電源を生成して出力端子２ｃより出力する定電圧回路を構成している。
【００１９】
バッテリの電源は、入力端子３に供給されるようになっている。入力端子３とグランドとの間には、抵抗４，抵抗アレイ部５及び抵抗６の直列回路が接続されており、これらは調整回路７を構成している。抵抗アレイ部５は、抵抗４及び６に比較して抵抗値が小さい１６個の抵抗５ａが直列に接続されていると共に、各抵抗５ａの共通接続点及び抵抗５ａと抵抗６との共通接続点は、例えばアナログスイッチなどで構成されるスイッチ５ｂを介してオペアンプ２の非反転入力端子に共通に接続されている。
【００２０】
オペアンプ２の反転入力端子はグランドに接続されている。オペアンプ２の入力部は、夫々しきい値電圧が異なる値に設定された２つのＰチャネルＭＯＳトランジスタ２ａ，２ｂによって構成されており、両者のしきい値電圧差を基準電圧として出力端子２ｃに定電圧を出力するようになっている。
【００２１】
抵抗アレイ部５における１６個のスイッチ５ｂは、動作調整制御装置（以下、単に制御装置と称す）８の１６ビットのデータバスより与えられる各ビットのデータ値によって制御され、例えば、対応するビットのデータ値が“０”であればスイッチ５ｂはＯＦＦとなり、前記データ値が“１”であればスイッチ５ｂはＯＮとなるように構成されている。尚、そのデータ値は、後述するように、４ビットデータがエンコードされたものであり、データ値が“１”となるビットは何れか１つである。
【００２２】
そして、抵抗アレイ部５において何れの位置に配置されているスイッチ５ｂがＯＮとなるかによって、オペアンプ２の非反転入力端子に与えられる分圧電位は変化することになる。オペアンプ２は、前記分圧電位を所定の増幅率で増幅して制御用電源を出力するので、何れのスイッチ５ｂをＯＮするかによって、制御用電源電圧を調整することが可能である。
【００２３】
制御装置８は、制御回路９，記憶回路１０，データ値決定回路１１及びデータ出力回路１２などで構成されている。また、制御装置８には、インターフェイス（Ｉ／Ｆ）部１３を介して外部の検査装置１４が接続されるようになっている。また、インターフェイス部１３には、オペアンプ２からの出力電圧も与えられており、その出力電圧の検出レベルは検査装置１４側に出力可能に構成されている。検査装置１４は、ＥＣＵ１の製造後に、例えばラインの検査工程においてオペアンプ２の動作特性を調整するために用いられる。
【００２４】
また、ＥＣＵ１には、コンピュータブロック及びその他の回路ブロックからなる処理回路ブロック４０が配置されている。この処理回路ブロック４０は、例えば特開平９−３３０１３５号公報の図１に示されている、コンピュータブロック４，パワーオンリセット回路６，温度センサ１２，マルチプレクサ１４，Ａ／Ｄ変換器１６等の回路ブロックを含む部分と言える。また、コンピュータブロックにおいては、ＣＰＵ、プログラムメモリ、データメモリ、Ｉ／Ｏブロックを含む部分と言える。
【００２５】
図２は、制御装置８の詳細な電気的構成を示すものである。制御回路９は、ＣＲ発振回路１５及びタイミングジェネレータ１６から構成されている。ＣＲ発振回路１５は、コンデンサ（キャパシタ），抵抗及びオペアンプなどから構成されて、例えば周波数１６ｋＨｚ程度のクロック信号ＣＬＫを出力するようになっており、そのクロック信号はタイミングジェネレータ１６に与えられている。
【００２６】
図３は、タイミングジェネレータ１６の動作を示すタイミングチャートである。タイミングジェネレータ１６は、クロック信号ＣＬＫの入力パルス数を３ビットカウンタでカウントすることにより、そのカウント値に応じて一定周期毎にモノパルスのタイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｄを出力するものである。即ち、カウンタのカウント値は“１〜８（０〜７）”で循環するようになっており、そのカウント値に対して各タイミング信号の出力タイミングは以下のようになっている。

【００２７】
タイミングジェネレータ１６より出力されるタイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｃは、記憶回路１０に与えられていると共にデータ値決定回路１１の入力部に配置されているフリップフロップ（Ｆ／Ｆ）１１ａ〜１１ｃにラッチ信号として夫々出力されるようになっている。尚、フリップフロップ１１ａ〜１１ｃに実際に与えられるタイミング信号は、データの適切なラッチタイミングが考慮され、記憶回路１０に与えられるタイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｃに対して若干のディレイが加えられている。
【００２８】
また、タイミング信号ＣＮＴ＿Ｄは、データ値決定回路１１の出力部に配置されているスイッチ１１ｄに制御信号として与えられていると共に、データ出力回路１２を構成する補正用レジスタ１２ａにラッチ信号として出力されるようになっている。尚、補正用レジスタ１２ａに実際に与えられるタイミング信号も、上記と同様の理由によりスイッチ１１ｄに与えられるタイミング信号ＣＮＴ＿Ｄに対して若干のディレイが加えられている。
【００２９】
尚、ＣＲ発振回路１５は、処理回路ブロック４０内のコンピュータブロックの動作タイミングを決定するクロックを生成するものでもある。こうすることで、調整動作を行う上で好ましい。
【００３０】
記憶回路１０は、ＭＯＳトランジスタプロセスにより２層ゲート方式のＥＰＲＯＭとして構成される１２個のメモリセル１７を備えている（但し、図２では３個のみ図示）。抵抗アレイ部５に出力する駆動データは前述のように４ビットであるが、記憶回路１０には、信頼性向上のため、４ビットデータを同一データで３セット記憶させるようになっている。尚、記憶回路１０には、そのデータ書き込みのための制御信号が別途与えられるようになっているが、その部分については図示を省略している。
【００３１】
３セットのメモリセル１７ａ〜１７ｃは、データ読み出し用のスイッチ１８ａ〜１８ｃを介して共通のデータバス１９に出力されるようになっている。尚、スイッチ１８ａ〜１８ｃは、実際には、ＰチャネルＭＯＳトランジスタなどで構成されており、その開閉は、タイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｃによって夫々制御されるようになっている。
【００３２】
データバス１９は、フリップフロップ１１ａ〜１１ｃのデータ入力端子に接続されており、各フリップフロップ１１ａ〜１１ｃのデータ出力端子は、データ値決定回路１１の入力端子に夫々接続されている。そして、データ値決定回路１１の出力端子は、スイッチ１８ａ〜１８ｃと同様の構成であるスイッチ１１ｄを介して補正用レジスタ１２ａの入力端子に接続されている。補正用レジスタ１２ａより出力される４ビットデータはデコード回路１２ｂに与えられてデコードされ、１６本の出力信号Ｓ０〜Ｓ１５の内何れか１つがハイレベルとなって抵抗アレイ部５の各スイッチ５ｂに夫々出力されるようになっている。
【００３３】
また、デコード回路１２ｂには、インターフェイス部１３を介して検査装置１４からの制御信号が入力されるようになっている。デコード回路１２ｂは、検査装置１４からの４ビットの制御信号が与えられると、補正用レジスタ１２ａより与えられる駆動データに代えて、その制御信号をデコードして出力するようになっている。
【００３４】
ここで、図４は、データ値決定回路１１の真理値表であり、図５は、データ値決定回路１１の詳細な構成を示すものである。図５に示すように、データ値決定回路１１は、３つの２入力ＡＮＤゲート２０ａ，２０ｂ，２０ｃとそれらのＡＮＤゲート２０ａ〜２０ｃからの出力信号が与えられる３入力ＯＲゲート２０ｄによって構成されている。即ち、図４に示す真理値表から明らかなように、３セットのデータＡ，Ｂ，Ｃの内、何れか２ビットが“１”であれば出力データＤを“１”とするものであり、より多数を占めたデータ値を正しい値として選択し、データ出力回路１２に出力するようになっている。
【００３５】
尚、図２においては、記憶回路１０及びデータ値決定回路１１の構成は、駆動データの１ビット分（３セット）についてのみ具体的に図示しているが、他の３ビットについても同様に構成されている。
【００３６】
このように、制御装置８は、ＣＲ発振回路１５及びタイミングジェネレータ１６からの動作タイミングに基づき動作するものであり、処理回路ブロック４０におけるコンピュータブロックの制御プログラムとは独立に動作するものである。よって、制御プログラムで制御装置８を制御する必要がないため、コンピュータブロックについては、制御装置８による調整動作を考慮せずに制御プログラムを設計することができ、好ましいものとなる。また、コンピュータブロックの動作も、調整動作を実行する必要がない分煩雑でなくなり、好ましい。
【００３７】
また、図６及び図７は、ＥＣＵ１を形成する場合のプロセスを、記憶回路１０を構成するメモリセル１７部分を中心として示す模式的な断面図である。その詳細については特願平１０−３２８５６０号に記載されており、ここでは、形成工程を概略的に説明する。
【００３８】
尚、ＥＣＵ１は、ＭＯＳトランジスタプロセスで形成され、上述したように各部において用いられるスイッチ１８ａ〜１８ｃにもＭＯＳトランジスタが用いられている。また、ＣＲ発振回路１５や、具体的には図示しないが、オペアンプ２の出力端子以降に接続される電源回りの回路部分などにも多数のキャパシタが用いられているため、メモリセル１７の形成は、それらのＭＯＳトランジスタやキャパシタなどの形成と同時に行われる。
【００３９】
先ず、Ｓｉ基板（半導体基板）２１にＰウェル２１ａ，Ｎウェル２１ｂを形成した後ＬＯＣＯＳ酸化法によりフィールド酸化膜２２を形成して、ＥＰＲＯＭ，キャパシタ，ＭＯＳトランジスタなどの各素子領域の分離を行う（図６（ａ）参照）。次に、Ｓｉ基板２１上にダミー酸化膜２３を形成した後、ウエハの全面に第１層目のポリシリコン膜２４を成長させる（図６（ｂ）参照）。
【００４０】
続いて、ダミー酸化膜２３を除去してからポリシリコン膜２４上に所定領域が開口したフォトレジスト（図示せず）を配置し、そのフォトレジストをマスクとしてポリシリコン膜２４をパターニングする。これにより、ＥＰＲＯＭ領域にコントロールゲート２５を形成すると共に、キャパシタ領域に下部電極２６を形成する。それから、コントロールゲート２５及び下部電極２６を酸化して、これらの表面にゲート絶縁膜（絶縁膜）２７を形成する。
【００４１】
また、熱酸化によりＥＰＲＯＭ領域においてＳｉ基板２１上に第１ゲート膜（ゲート絶縁膜）２８ａを形成すると共に、ＭＯＳトランジスタ領域においてＳｉ基板２１上にゲート酸化膜２８ｂを形成する（図６（ｃ）参照）。ここで、第１ゲート膜２８ａ及びゲート酸化膜２８ｂを形成するための熱酸化工程は共通化することができる。
【００４２】
次に、第１ゲート膜２８ａ及びゲート酸化膜２８ｂを含むウエハの全面に２層目のポリシリコン膜２９を形成してから（図７（ａ）参照）、フォトエッチングによってポリシリコン膜２９をパターニングし、ＥＰＲＯＭ領域にフローティングゲート３０，キャパシタ領域に上部電極３１，ＭＯＳトランジスタ領域にゲート３２を形成すると共に、キャパシタ領域とＥＰＲＯＭ領域との間にポリシリコン抵抗３３を形成する。その後、熱酸化を施してフローティングゲート３０，上部電極３１，ゲート３２及びポリシリコン抵抗３３の表面に保護酸化膜３４を形成する（図７（ｂ）参照）。
【００４３】
続いて、ＣＶＤ法によりウエハ全面に層間絶縁膜３５を形成した後、その層間絶縁膜３５を平坦化する処理を施す。それから、フォトエッチングにより層間絶縁膜３５にコンタクトホール３５ａ，３５ｂ，３５ｃを形成した後、電気配線３６をパターニングする。これにより、コンタクトホール３５ａ，３５ｂ，３５ｃを介して、各電気配線３６ａ，３６ｂ，３６ｃがフローティングゲート３０や上部電極３１などと電気的に接続される。
【００４４】
その後、ウエハ全面を保護膜３７で覆うことにより、メモリセル１７を含む記憶回路１０及びその他の回路を含むＥＣＵ１が形成される（図７（ｃ）参照）。尚、本実施例では、メモリセル１７の表面部分は保護膜３７などで覆われることになるので、メモリセル１７は、実質的にＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）となっている。
【００４５】
次に、本実施例の作用について説明する。
▲１▼＜検査工程＞
以上のようにしてＥＣＵ１が形成されると、検査工程において、制御装置８には、インターフェイス部１３を介して検査装置１４が接続される。そして、入力端子３には、バッテリ電源と同一の１４Ｖ程度の電圧が印加され、オペアンプ２は、制御用電源を生成して出力端子２ｃに出力する。
【００４６】
そして、作業者は、検査装置１４がインターフェイス部１３を介して表示するオペアンプ２の出力電圧をモニタしながらデコード回路１２ｂに制御信号を与えて、オペアンプ２から出力される制御用電源電圧が定められた所定値（例えば、５Ｖ）となるように、抵抗アレイ部５の各スイッチ５ｂを切替える。
【００４７】
ここで、例えば、抵抗アレイ部５の第１２番目のスイッチ５ｂをＯＮした時に、オペアンプ２が出力する制御用電源電圧が所定値となったとする。第１２番目のスイッチ５ｂをＯＮさせるための駆動データは、２進数で“１０１１”である。次に、作業者は、検査装置１４によりデータ“１０１１”を記憶回路１０に書き込ませる。
【００４８】
尚、駆動データは、１ビットにつき３セットの同じデータ値がメモリセル１７ａ〜１７ｃに書き込まれるが、検査装置１４からは４ビットデータ“１０１１”が出力され、その各データ値が、記憶回路１０の各ビット毎の書き込み用データバスに出力されると、記憶回路１０の内部において各ビットのメモリセル１７ａ〜１７ｃ毎に同じデータ値が書き込まれるようになっている。
【００４９】
▲２▼＜フィールド＞
記憶回路１０に調整用の駆動データが書き込まれると、ＥＣＵ１はフィールドに出荷される。そして、ＥＣＵ１に電源を投入して実際に動作させると、タイミングジェネレータ１６は、図３に示すようにクロック信号ＣＬＫに同期してタイミング信号ＣＮＴ＿Ａ〜ＣＮＴ＿Ｄを出力する。
【００５０】
第４クロックにおいてタイミング信号ＣＮＴ＿Ａが出力されると、スイッチ１８ａがＯＮとなり、記憶回路１０の各ビット３〜０のデータバス１９には、メモリセル１７ａに記憶されているデータ値が出力される。そして、データ値決定回路１１のフリップフロップ１１ａは、データバス１９に出力されたデータをラッチする。
【００５１】
そして、第５クロックにおいてタイミング信号ＣＮＴ＿Ｂが出力されると、スイッチ１８ｂがＯＮとなり、記憶回路１０の各ビット３〜０のデータバス１９には、メモリセル１７ｂに記憶されているデータ値が出力され、フリップフロップ１１ｂは、データバス１９に出力されたデータをラッチする。また、第６クロックにおいてタイミング信号ＣＮＴ＿Ｃが出力されると、同様にして、メモリセル１７ｃに記憶されているデータ値が出力されフリップフロップ１１ｃによってラッチされる。
【００５２】
以上のようにして、各フリップフロップ１１ａ〜１１ｃにメモリセル１７ａ〜１７ｃから読み出されたデータＡ〜Ｃがラッチされると、データ値決定回路１１は、図４に示す真理値表に従ってデータＤの値を出力する。そして、第７クロックにおいてタイミング信号ＣＮＴ＿Ｄが出力されると、スイッチ１１ｄがＯＮとなってデータＤが補正用レジスタ１２ａに出力されてラッチされる。
【００５３】
デコード回路１２ｂにデータＤとして“１０１１”が与えられると、デコード回路１２ｂは、データ“１０１１”をデコードして出力端子Ｓ１２をハイレベルにする。すると、抵抗アレイ部５における第１２番目のスイッチ５ｂがＯＮとなり、オペアンプ２の非反転入力端子には、バッテリの電源電圧が、抵抗４及び１２個の抵抗５ａ，５個の抵抗５ａ及び抵抗６によって分圧された電位が印加されるので、制御用電源電圧は、検査工程において調整された場合と同様にオペアンプ２により所定値５Ｖとして出力される。
【００５４】
そして、以上の動作は、クロック信号ＣＬＫの８周期を１単位として繰り返されるので、補正用レジスタ１２ａにセットされる駆動データは、６２．５μＳ×８＝５００μＳ毎にセットし直されてリフレッシュされる。
【００５５】
以上のように本実施例によれば、制御回路９，記憶回路１０，データ値決定回路１１，データ出力回路１２を同一のＳｉ基板２１上に形成し、記憶回路１０には、オペアンプ２によって生成出力される制御用電源の電圧を所定値に調整するための駆動データを予め記憶させる。そして、制御回路９を、ＣＲ発振回路１５と該ＣＲ発振回路１５が出力するクロック信号ＣＬＫに同期して動作するタイミングジェネレータ１６とで構成し、オペアンプ２の動作時に駆動データを記憶回路１０より読み出して、データ出力回路１２を介して調整回路７に出力するようにした。
【００５６】
従って、オペアンプ２が形成された後の動作特性を、記憶回路１０に記憶させた駆動データに基づいて略一定とするように調整することができる。そして、オペアンプ２の動作を調整するためのプログラムを作成してプログラムメモリに記憶させる必要はなく、ハードウエアで構成されたタイミングジェネレータ１６が自動的に動作することで調整処理が実行されるので、制御装置８を低コストで構成することができる。
【００５７】
また、タイミングジェネレータ１６は、駆動データを記憶回路１０より読み出して調整回路７に出力する動作を、ＣＲ発振回路１５によって出力されるクロック信号ＣＬＫの８周期毎に行う。即ち、駆動データをセットする動作を初期処理などにおいて一度だけしか行わない場合には、外部よりノイズなどが印加された時にデータ出力回路１２に保持されているデータ値が変化してしまい、補正された動作特性にずれを生じるおそれがある。
【００５８】
そのため、駆動データをセットする動作はオペアンプ２の動作中に複数回行うことが好ましいが、その一方で、記憶回路１０に対する制御回路９のアクセス頻度が高まると、記憶回路１０に電荷ストレスをより多く与えることになってしまう。従って、駆動データを読み出してセットする動作を一定周期毎に行うことで、ノイズが印加されるなどして駆動データの値が一時的に変化しても一定周期毎に修正して調整の信頼性を高めると共に、記憶回路１０に対するアクセス頻度をある程度制限して電荷ストレスを軽減することにより、記憶回路１０の寿命を長期化することができる。
【００５９】
また、タイミングジェネレータ１６は、ＣＲ発振回路１５によって出力されるクロック信号ＣＬＫに同期して制御動作を行うので、簡単な構成のＣＲ発振回路１５からクロック信号を得ることにより、制御回路９の構成をシンプルにすることができる。
【００６０】
更に、本実施例によれば、ＥＣＵ１をＭＯＳトランジスタプロセスで形成したので、記憶回路１０の内部においてデータの書き込み及び読み出しを制御する部分もＭＯＳトランジスタによって構成される。そして、記憶回路１０の第１ゲート膜２８ａを、ＭＯＳトランジスタのゲート酸化膜２８ｂと共に形成することにより、記憶回路１０をより少ない工程数で形成することができる。
【００６１】
また、ＣＲ発振回路１５や、オペアンプ２の出力側などはキャパシタを含んで構成されるので、記憶回路１０のコントロールゲート２５及びフローティングゲート３０を、キャパシタの下部電極２６及び上部電極３１などと共に形成することができる。更に、第１層目のポリシリコン膜２４を形成した後にフローティングゲート３０を分離するためのフォトエッチングを施す必要がなく、また、ＭＯＳトランジスタのしきい値Ｖｔ とメモリセル１７のしきい値Ｖｔ とを調整するための不純物注入工程とを共通化することができる。
【００６２】
加えて、ＥＰＲＯＭ領域とＭＯＳトランジスタ領域とにおけるソース，ドレインの形成工程を共通化することができるので、ＥＰＲＯＭとしてのメモリセル１７を形成するためだけに実施される工程が減少して、ＥＣＵ１全体を少ない工程数で形成することができる。
【００６３】
また、本実施例によれば、記憶回路１０に同一の駆動データを３セット記憶させて、タイミングジェネレータ１６が、３セットの駆動データを記憶回路１０より読み出してデータ値決定回路１１に出力すると、データ値決定回路１１は、３セットのデータを各ビット毎に比較して、より多数を占めた方のデータ値をデータ出力回路１２に出力するようにした。
【００６４】
即ち、記憶回路１０に記憶されている駆動データが読み出された時に、外部よりノイズが印加されることなどによって読み出されたデータ値に一部誤りが生じた場合でも、データ値決定回路１１は３セットのデータにおいてより多数を占めたデータ値を選択して出力するので、誤った値の駆動データを調整回路７に出力することを極力防止して、信頼性を一層向上させることができる。
【００６５】
また、記憶回路１０は、３セットのデータを、各ビット毎に設けられた夫々共通のデータバス１９に対して各セット毎に異なるタイミングで出力するので、３セットのデータを読み出すためにデータバス幅を３倍必要とすることがなく、Ｓｉ基板２１上におけるスペースの増加を抑制することができる。
【００６６】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
記憶回路には、４セット以上のデータを記憶させて、データ値決定回路において４セット以上のデータについて多数を占めたデータ値を出力するように構成しても良い。
また、データ値決定回路は、必要に応じて設ければ良い。
調整回路を、抵抗アレイ部５のみで構成しても良い。
記憶回路の出力データバスは、必ずしも共通のデータバスにする必要はなく、複数セットのデータ分のバスを設けて、それらのバス上にデータを同時に出力するように構成しても良い。
【００６７】
ＣＲ発振回路１５に代えて、水晶発振子を用いた発振回路を用いても良い。
記憶回路１０に紫外線消去用の窓を設けて、一度書き込んだ駆動データを消去できるように構成しても良い。
記憶回路には、特願平１０−３２８５６０号公報に記載されているＥＰＲＯＭに限ることなく、一般的な製造工程によって形成されるＥＰＲＯＭを用いても良い。また、ＥＰＲＯＭに限ることなく、ＥＥＰＲＯＭやフラッシュＲＯＭなどを用いても良い。
電子回路は、オペアンプ２を用いた定電圧回路に限ることなく、アナログ的に調整を行う必要がある回路であれば良い。また、半導体集積回路装置も、ＥＣＵ１に限る必要はない。
【図面の簡単な説明】
【図１】本発明をＥＣＵに適用した場合の一実施例であり、全体の電気的構成を示す機能ブロック図
【図２】制御装置の詳細な電気的構成を示す図
【図３】制御回路の動作を示すタイミングチャート
【図４】データ値決定回路の真理値表を示す図
【図５】データ値決定回路の詳細な構成を示す図
【図６】ＥＣＵを形成する場合のプロセスを、記憶回路を構成するメモリセル部分を中心として示す模式的な断面図（その１）
【図７】図６相当図（その２）
【符号の説明】
１はＥＣＵ（半導体集積回路装置）、２はオペアンプ（電子回路）、７は調整回路、８は動作調整制御装置、９は制御回路、１０は記憶回路、１１はデータ値決定回路、１２はデータ出力回路、１５はＣＲ発振回路、１６はタイミングジェネレータ、１７はメモリセル、１９はデータバス、２１はＳｉ基板（半導体基板）、２２はフィールド酸化膜、２５はコントロールゲート、２６は下部電極、２７はゲート絶縁膜（絶縁膜）、２８ａは第１ゲート膜（ゲート絶縁膜）、２８ｂはゲート酸化膜、３０はフローティングゲート、３１は上部電極、３４は層間絶縁膜、３５ａ〜３５ｃはコンタクトホール、３６ａ〜３６ｃは電気配線、４０は処理回路ブロック（コンピュータブロック）を示す。

Claims (7)

1. 電子回路の動作特性を調整する調整回路に駆動データを出力するための動作調整制御装置であって、
   前記駆動データが与えられると、そのデータをラッチ及びデコードして出力するデータ出力回路と、
   前記動作特性を所定の特性に調整するための駆動データが予め記憶される不揮発性の記憶回路と、
   前記電子回路の動作時に、前記駆動データを前記記憶回路より読み出して前記データ出力回路を介して前記調整回路に出力する動作をハードウエアによって実行する制御回路とを備え、
   前記データ出力回路，前記記憶回路及び前記制御回路を、同一の半導体基板上に形成したことを特徴とする電子回路の動作調整制御装置。
2. 前記制御回路は、前記駆動データを前記記憶回路より読み出して前記調整回路に出力する動作を一定周期毎に行うことを特徴とする請求項１記載の電子回路の動作調整制御装置。
3. 前記制御回路は、ＣＲ発振回路によって出力されるクロック信号に同期して制御動作を行うように構成されていることを特徴とする請求項１または２記載の電子回路の動作調整制御装置。
4. 前記データ出力回路，前記記憶回路及び前記制御回路は、ＭＯＳトランジスタプロセスによって形成されるものであり、
   前記記憶回路は、所定領域に開口部が設けられるフィールド酸化膜と、
   このフィールド酸化膜の開口部から露出するゲート絶縁膜と、
   前記フィールド酸化膜上に形成されるコントロールゲートと、
   このコントロールゲート上に形成される絶縁膜と、
   この絶縁膜を介して前記コントロールゲート上に配設され、そのコントロールゲートから前記ゲート絶縁膜へと至るように延設されるフローティングゲートと、
   このフローティングゲート及び前記コントロールゲートを覆うように形成される層間絶縁膜と、
   この層間絶縁膜に形成され、前記コントロールゲートに連通されるコンタクトホールと、
   このコンタクトホールを介して前記コントロールゲートに電気的に接続される電気配線とを備え、
   前記コントロールゲート及びフローティングゲートは、夫々キャパシタの下部電極及び上部電極と共に形成され、
   前記ゲート絶縁膜は、ＭＯＳトランジスタのゲート絶縁膜と共に形成されることを特徴とする請求項１乃至３の何れかに記載の電子回路の動作調整制御装置。
5. 前記記憶回路には、同一の駆動データが３以上の複数セット記憶されており、
   前記半導体基板上に形成され、前記複数セットのデータが与えられると、それら複数セットのデータを各ビット毎に比較してより多数を占めた方のデータ値を前記データ出力回路に出力するデータ値決定回路を備え、
   前記制御回路は、前記複数セットの駆動データを前記記憶回路より読み出すと、それら複数セットの駆動データをデータ値決定回路に出力することを特徴とする請求項１乃至４の何れかに記載の電子回路の動作調整制御装置。
6. 前記記憶回路は、前記複数セットのデータを、各ビット毎に設けられた夫々共通のデータバスに対して、各セット毎に異なるタイミングで出力可能に構成されていることを特徴とする請求項５記載の電子回路の動作調整制御装置。
7. 電子回路と、
   この電子回路の動作特性を調整する調整回路と、
   請求項１乃至６の何れかに記載の電子回路の動作調整制御装置と、
   ＣＰＵ，プログラムメモリ，データメモリ，Ｉ／Ｏブロックを備えてなるコンピュータブロックとを備え、これらを集積化してなる半導体集積回路装置であって、
   前記動作調整制御装置は、発振回路より出力されるクロック信号により動作するタイミングジェネレータに同期し、且つ、前記コンピュータブロック内の制御プログラムから独立して動作することを特徴とする半導体集積回路装置。

Images