JP2004280867A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置の周辺回路、特に、ＮＡＮＤ型フラッシュメモリの行選択回路の占有面積を縮小する。
【解決手段】本発明に係る不揮発性半導体記憶装置の基本構成は、ブロックＢｋごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックＢｋごとに上記メモリセルアレイのブロック及び行を選択する行選択回路ＲＤＥＣＬＫまたはＲＤＥＣＲＫとを備え、この行選択回路は、上記メモリセルアレイの上記各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタＴＲＣＧｉと、上記電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路ＨＶＤＥＣＫとを備える。上記ワード線の電圧転送トランジスタＴＲＣＧｉのゲートに対するメモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とするものである。
【選択図】 図１
【解決手段】本発明に係る不揮発性半導体記憶装置の基本構成は、ブロックＢｋごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックＢｋごとに上記メモリセルアレイのブロック及び行を選択する行選択回路ＲＤＥＣＬＫまたはＲＤＥＣＲＫとを備え、この行選択回路は、上記メモリセルアレイの上記各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタＴＲＣＧｉと、上記電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路ＨＶＤＥＣＫとを備える。上記ワード線の電圧転送トランジスタＴＲＣＧｉのゲートに対するメモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とするものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に係り、特に、フラッシュメモリの行選択回路のレイアウトパターンに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリは、書換え速度が速く、大容量化に適しているため、小型メモリカードや、携帯情報端末等のデータ記憶装置として需要が拡大している。
【０００３】
図３は、１ブロック１列分のＮＡＮＤ型フラッシュメモリセルの概略構成を示す回路図である。
【０００４】
ＮＡＮＤ型フラッシュメモリセルは、ビット線ＢＬとソース線ＳＬとの間に、ビット線ＢＬ側からソース線ＳＬ側へ順に直列接続されたビット線側選択トランジスタＣＳＧＤ，３２個のセルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２，ソース線側選択トランジスタＣＳＧＳを備えている。ビット線側選択トランジスタＣＳＧＤ，ソース線側選択トランジスタＣＳＧＳのゲートには、ビット線側選択ゲート線ＳＧＤ，ソース線側選択ゲート線ＳＧＳがそれぞれ接続されており、セルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２のゲートには、ワード線ＷＬ１，ＷＬ２，．．．，ＷＬ３１，ＷＬ３２がそれぞれ接続されている。
【０００５】
ＮＡＮＤ型フラッシュメモリにおいては、１本以上のワード線、ここでは３２本のワード線ＷＬ１，ＷＬ２，．．．，ＷＬ３１，ＷＬ３２に接続されたセルから構成されるブロック単位でデータ消去が行われ、１本のワード線に接続されたセルの半分により構成されるページ単位でデータの書き込み又は読み出しが行われる。
【０００６】
１個の行選択回路による行選択は、ブロック単位で行われる。従って、データ消去は、活性化された行選択回路に接続されているブロックに対して行われる。
【０００７】
一方、データ書込み又は読出しは、１本のワード線に接続されたセルの半分を活性化するために、書込みを行おうとするブロックを選択する行選択回路を活性化させ、かつ、ワード線に転送する電圧及びビット線に転送する電圧を制御することにより行われる。
【０００８】
従って、図３におけるビット線側選択トランジスタＣＳＧＤは、読出し及び書込み時には、ビット線ＢＬからセルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２へ電圧を転送し、消去時にはオフになる。また、ソース線側選択トランジスタＣＳＧＳは、読出し時にはオンになり、書込み及び消去時にはオフになる。
【０００９】
図４は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び行選択回路の概略配置を示す平面構成図である。
【００１０】
ＮＡＮＤ型フラッシュメモリは、ｎ個のブロックＢ１，．．．，Ｂｋ，．．．，Ｂｎを含むメモリセルアレイＣＡと、セルアレイＣＡの左右にそれぞれ配設された左側行選択回路ＲＤＬ及び右側行選択回路ＲＤＲとを備えている。
【００１１】
セルアレイＣＡの各ブロックには、Ｍ本のビット線ＢＬ１，．．．，ＢＬＭの各々とソース線との間に、図３に示した各トランジスタ、即ち、ビット線側からソース線側へ順に直列接続されたビット線側選択トランジスタＣＳＧＤ，３２個のセルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２，ソース線側選択トランジスタＣＳＧＳが、それぞれ備えられている。
【００１２】
各ブロックのビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、セルアレイＣＡの左側に引き出されて、左側行選択回路ＲＤＬに接続されている。一方、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、セルアレイＣＡの右側に引き出されて、右側行選択回路ＲＤＲに接続されている。従って、左側行選択回路ＲＤＬは、ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２の供給電位を制御し、右側行選択回路ＲＤＲは、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳの供給電位を制御する。
【００１３】
例えば、第ｋのブロックＢｋ（ｋ＝１，２，．．．，ｎ−１，ｎ）の左側行選択回路ＲＤＬｋ及び右側行選択回路ＲＤＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されており、第ｋのブロックＢｋのビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２の供給電位、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳの供給電位をそれぞれ制御する。
【００１４】
図５は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【００１５】
第ｋのブロックＢｋの行選択回路は、左側行選択回路ＲＤＥＣＬｋ及び右側行選択回路ＲＤＥＣＲｋにより構成されており、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されている。
【００１６】
セルアレイＣＡの左側には左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬが、右側には右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲがそれぞれ配設されている。
【００１７】
ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、ブロックＢｋの左側に引き出されており、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、ブロックＢｋの右側に引き出されている。
【００１８】
左側行選択回路ＲＤＥＣＬｋは、アドレス信号ａｄｄｒｅｓｓをデコードしてデコード出力信号ＤＥＣｋを出力する左側アドレスデコーダＡＤＥＣＬｋと、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２とビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２との間にそれぞれ接続され、かつ、ゲートが左側共通接続ゲートＴＧＬｋに共通接続された電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２と、デコード出力信号ＤＥＣｋに基づき、ゲート電圧制御信号を左側共通接続ゲートＴＧＬｋに出力する左側ゲート電圧制御回路ＨＶＤＥＣＬｋと、を備えている。
【００１９】
従って、ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２を介して左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２にそれぞれ接続されている。
【００２０】
尚、左側アドレスデコーダＡＤＥＣＬｋは、縦続接続されたＮＡＮＤ論理回路及びインバータにより構成されているため、ＮＡＮＤ論理回路の出力ノードからは、反転デコード出力信号ＤＥＣｋが出力される。
【００２１】
右側行選択回路ＲＤＥＣＲｋは、アドレス信号ａｄｄｒｅｓｓをデコードしてデコード出力信号ＤＥＣｋを出力する右側アドレスデコーダＡＤＥＣＲｋと、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２と奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳとの間にそれぞれ接続され、かつ、ゲートが右側共通接続ゲートＴＧＲｋに共通接続された電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２と、デコード出力信号ＤＥＣｋに基づき、ゲート電圧制御信号を右側共通接続ゲートＴＧＲｋに出力する右側ゲート電圧制御回路ＨＶＤＥＣＲｋと、を備えている。
【００２２】
従って、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２を介して右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２にそれぞれ接続されている。
【００２３】
尚、右側アドレスデコーダＡＤＥＣＲｋは、縦続接続されたＮＡＮＤ論理回路及びインバータにより構成されているため、ＮＡＮＤ論理回路の出力ノードからは、反転デコード出力信号ＤＥＣｋが出力される。
【００２４】
セルアレイＣＡの左側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ１１を介してビット線側選択ゲート線ＳＧＤに出力が接続されたビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶが配設されている。また、セルアレイＣＡの右側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ２２を介してソース線側選択ゲート線ＳＧＳに出力が接続されたソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶが配設されている。
【００２５】
ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にビット線側選択ゲート線ＳＧＤに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ１はオフ、電圧転送トランジスタＴＲＳＧ１１はオンになっている。また、ソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にソース線側選択ゲート線ＳＧＳに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ２はオフ、電圧転送トランジスタＴＲＳＧ２２はオンになっている。
【００２６】
尚、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬ、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲ、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶの各出力は、総てのブロックの行選択回路にそれぞれ共通に接続されている。
【００２７】
左側ゲート電圧制御回路ＨＶＤＥＣＬｋ、右側ゲート電圧制御回路ＨＶＤＥＣＲｋに、左側アドレスデコーダＡＤＥＣＬｋ、右側アドレスデコーダＡＤＥＣＲｋのデコード出力信号ＤＥＣｋが入力されることにより、左側ゲート電圧制御回路ＨＶＤＥＣＬｋ、右側ゲート電圧制御回路ＨＶＤＥＣＲｋが各電圧転送トランジスタのオン／オフを制御し、これにより、ビット線側選択ゲート線ＳＧＤ，ワード線ＷＬ１，ＷＬ２，．．．，ＷＬ３１，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの活性化／非活性化が制御される。
【００２８】
従来、通常のＮＡＮＤ型フラッシュメモリにおいては、上述のように、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋのいずれにも、アドレスデコーダ及びゲート電圧制御回路がそれぞれ備えられている。
【００２９】
図６は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の他の構成を示すブロック図である。
【００３０】
図６に示す行選択回路の他の構成においても、第ｋのブロックＢｋの行選択回路は、左側行選択回路ＲＤＥＣＬｋ及び右側行選択回路ＲＤＥＣＲｋにより構成されており、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されている。
【００３１】
但し、アドレスデコーダＡＤＥＣｋが、右側行選択回路ＲＤＥＣＲｋにのみ備えられており、左側行選択回路ＲＤＥＣＬｋには備えられていない点が、図５に示した行選択回路の構成と異なっている。
【００３２】
従って、右側行選択回路ＲＤＥＣＲｋにのみ備えられたアドレスデコーダＡＤＥＣｋの出力は、左側ゲート電圧制御回路ＨＶＤＥＣＬｋ及び右側ゲート電圧制御回路ＨＶＤＥＣＲｋに共通接続されており、アドレスデコーダＡＤＥＣｋのデコード出力信号ＤＥＣｋは、両ゲート電圧制御回路ＨＶＤＥＣＬｋ及びＨＶＤＥＣＲｋに入力されている。
【００３３】
１個のアドレスデコーダは、左右いずれか一方の行選択回路において約１０％の面積を占有する。従って、図６に示す行選択回路の他の構成においては、通常、２個備えられているアドレスデコーダのうちの１個を排除したことにより、行選択回路の占有面積が縮小されている。
【００３４】
尚、これまでに提案された不揮発性半導体記憶装置のなかには、チップ面積を増大させることなく動作の高速化を可能にするため、左右のロウデコーダに接続されてメモリセルアレイを横断する配線をセルブロック１個当たり１本にしたものがある（例えば、特許文献１参照。）。
【００３５】
【特許文献１】
特開平９−８２９２３号公報
【００３６】
【発明が解決しようとする課題】
しかし、半導体記憶装置においては、常にさらなる高集積化の要請が強く、ＮＡＮＤ型フラッシュメモリも例外ではない。
【００３７】
即ち、メモリセル縮小により行選択回路のピッチも短くなるため、メモリセルアレイ自体だけではなく、メモリセルの信号線を駆動する行選択回路やセンスアンプ等の周辺回路の占有面積縮小も重要な課題となっている。
【００３８】
本発明の目的は、不揮発性半導体記憶装置の行選択回路やセンスアンプ等の周辺回路、特に、ＮＡＮＤ型フラッシュメモリの行選択回路の占有面積を縮小することである。
【００３９】
【課題を解決するための手段】
本発明の実施の一形態に係る不揮発性半導体記憶装置によれば、
ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックごとに上記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
上記メモリセルは、
単体のメモリセルトランジスタ又は複数のメモリセルトランジスタを直列又は並列接続することによりメモリセルユニットを構成し、
上記メモリセルユニットの電流経路の一端は、ビット線側選択ゲートトランジスタを介してビット線に共通接続され、
上記メモリセルユニットの電流経路の他端は、ソース線側選択ゲートトランジスタを介して基準電位線である共通ソース線に接続され、
上記メモリセルトランジスタのゲート、上記ビット線側選択ゲートトランジスタのゲート、上記ソース線側選択ゲートトランジスタのゲートは、上記メモリセルアレイの行方向に、それぞれワード線、第一の選択ゲート線、第二の選択ゲート線として共通接続され、
上記行選択回路は、
複数の上記ワード線、上記第一の選択ゲート線、上記第二の選択ゲート線にそれぞれ電圧を供給する複数の電圧転送トランジスタと、上記各電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
上記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
上記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの上記メモリセルアレイにおいて、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線が上記メモリセルアレイに対して両側に引き出され、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線の上記電圧転送トランジスタが、上記メモリセルアレイに対して両側に配置され、
少なくとも上記ワード線の上記電圧転送トランジスタのゲートが、上記各ブロックごとに共通接続されており、
上記ワード線の上記電圧転送トランジスタのゲートに対し上記メモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とする。
【００４０】
本発明の実施の一形態に係る不揮発性半導体記憶装置によれば、
ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックごとに上記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
上記メモリセルは、
複数のメモリセルトランジスタが、それらのソース及びドレインを隣接するもの同士で共用する形態において直列接続されて一単位とされ、
上記メモリセルの列方向に並ぶセルの一端側のドレインは、ビット線側選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースは、ソース線側選択ゲートトランジスタを介して基準電位線である共通ソース線に接続され、
上記メモリセルトランジスタのゲート、上記ビット線側選択ゲートトランジスタのゲート、上記ソース線側選択ゲートトランジスタのゲートは、上記メモリセルアレイの行方向に、それぞれワード線、第一の選択ゲート線、第二の選択ゲート線として共通接続されることにより、
ＮＡＮＤ型フラッシュメモリを構成し、
上記行選択回路は、
複数の上記ワード線、上記第一の選択ゲート線、上記第二の選択ゲート線にそれぞれ電圧を供給する複数の電圧転送トランジスタと、上記各電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
上記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
上記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの上記メモリセルアレイにおいて、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線が上記メモリセルアレイに対して両側に引き出され、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線の上記電圧転送トランジスタが、上記メモリセルアレイに対して両側に配置され、
少なくとも上記ワード線の上記電圧転送トランジスタのゲートが、上記各ブロックごとに共通接続されており、
上記ワード線の上記電圧転送トランジスタのゲートに対し上記メモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とする。
【００４１】
本発明の実施の一形態に係る不揮発性半導体記憶装置によれば、
ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックごとに上記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
上記行選択回路は、
上記メモリセルアレイの上記各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタと、上記電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
上記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
上記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの上記複数のワード線は、上記メモリセルアレイに対して両側に引き出され、
上記ワード線の上記電圧転送トランジスタが、上記メモリセルアレイに対して両側に配置され、
上記ワード線の上記電圧転送トランジスタのゲートが、上記各ブロックごとに共通接続されており、
上記ワード線の上記電圧転送トランジスタのゲートに対し上記メモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とする。
【００４２】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体記憶装置の実施の形態について、図面を参照しながら説明する。
【００４３】
図１は、本発明の第一の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【００４４】
本発明の第一の実施の形態に係る不揮発性半導体記憶装置は、第一のブロックＢ１から第ｎのブロックＢｎまでのｎ個のブロックを含むメモリセルアレイＣＡが備えられている。メモリセルアレイＣＡには、ブロックごとに行方向及び列方向にメモリセル（図示せず）が配置されている。
【００４５】
各ブロックには、行を選択するために行方向に配設されたワード線ＷＬ１，．．．，ＷＬ３２と、ビット線とソース線との間に接続されたセルトランジスタ（図３参照）のビット線への接続又は非接続を制御するために第一行のワード線ＷＬ１に関して第二行のワード線ＷＬ２と反対側に隣接して配設されたビット線側選択ゲート線ＳＧＤと、上記セルトランジスタのソース線への接続又は非接続を制御するために最終行のワード線ＷＬ３２に関してその直前行のワード線ＷＬ３１と反対側に隣接して配設されたソース線側選択ゲート線ＳＧＳと、ブロックの左右に配置された行選択回路が備えられている。
【００４６】
例えば、第ｋのブロックＢｋの行選択回路は、左側行選択回路ＲＤＥＣＬｋ及び右側行選択回路ＲＤＥＣＲｋにより構成されており、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されている。
【００４７】
メモリセルアレイＣＡの左側には左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬが、右側には右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲがそれぞれ配設されている。左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬ及び右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲは、ワード線ＷＬ１，．．．，ＷＬ３２、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳの電圧を制御するための回路である。
【００４８】
ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、ブロックＢｋの左側に引き出されており、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、ブロックＢｋの右側に引き出されている。即ち、ビット線側選択ゲート線ＳＧＤ、ワード線及びソース線側選択ゲート線ＳＧＳは、１本ずつ交互に左右に引き出されている。
【００４９】
右側行選択回路ＲＤＥＣＲｋは、各ブロックの行及び列の選択を命令するアドレスコード信号ａｄｄｒｅｓｓをデコードしてデコード出力信号ＤＥＣｋとして出力するアドレスデコーダＡＤＥＣｋと、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２と奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳとの間にそれぞれ接続され、かつ、ゲートが共通接続ゲートＴＧｋに共通接続された電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２と、デコード出力信号ＤＥＣｋに基づき、電圧転送トランジスタのゲート電圧を制御するゲート電圧制御信号を共通接続ゲートＴＧｋに出力するゲート電圧制御回路ＨＶＤＥＣｋと、を備えている。
【００５０】
従って、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２を介して右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２にそれぞれ接続されている。
【００５１】
尚、アドレスデコーダＡＤＥＣｋは、縦続接続されたＮＡＮＤ論理回路及びインバータにより構成されているため、ＮＡＮＤ論理回路の出力ノードからは、反転デコード出力信号ＤＥＣｋが出力される。
【００５２】
一方、左側行選択回路ＲＤＥＣＬｋは、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２とビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２との間にそれぞれ接続され、かつ、ゲートが共通接続ゲートＴＧｋに共通接続された電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２を備えている。
【００５３】
従って、ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２を介して左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２にそれぞれ接続されている。
【００５４】
セルアレイＣＡの左側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ１１を介してビット線側選択ゲート線ＳＧＤに出力が接続され、ビット線側選択ゲート線ＳＧＤの電圧を制御するビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶが配設されている。また、セルアレイＣＡの右側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ２２を介してソース線側選択ゲート線ＳＧＳに出力が接続され、ソース線側選択ゲート線ＳＧＳの電圧を制御するソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶが配設されている。
【００５５】
ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にビット線側選択ゲート線ＳＧＤに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ１はオフ、電圧転送トランジスタＴＲＳＧ１１はオンになっている。また、ソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にソース線側選択ゲート線ＳＧＳに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ２はオフ、電圧転送トランジスタＴＲＳＧ２２はオンになっている。
【００５６】
尚、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬ、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲ、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶの各出力は、総てのブロックの行選択回路にそれぞれ共通に接続されている。
【００５７】
上述のように、本発明の第一の実施の形態に係る不揮発性半導体記憶装置においては、アドレスデコーダＡＤＥＣｋのみならずゲート電圧制御回路ＨＶＤＥＣｋも、セルアレイＣＡの左右に配設された行選択回路の一方、ここでは右側行選択回路ＲＤＥＣＲｋにのみ配設されている。
【００５８】
そして、左側行選択回路ＲＤＥＣＬｋに備えられた電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２のゲートと、右側行選択回路ＲＤＥＣＲｋに備えられた電圧転送トランジスタのＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２のゲートとを総て共通接続ゲートＴＧｋに共通接続し、かつ、共通接続ゲートＴＧｋをゲート電圧制御回路ＨＶＤＥＣｋの出力に接続している。そのため、共通接続ゲートＴＧｋの配線は、セルアレイＣＡを横切って形成されている。
【００５９】
従って、本発明の第一の実施の形態に係る不揮発性半導体記憶装置においては、左右の行選択回路に備えられた総ての電圧転送トランジスタが１個のゲート電圧制御回路ＨＶＤＥＣｋにより制御される。
【００６０】
従来は２個備えられていたゲート電圧制御回路のうちの１個を排除したことにより、本発明の第一の実施の形態に係る不揮発性半導体記憶装置は、従来のＮＡＮＤ型フラッシュメモリと比較して行選択回路の占有面積を大幅に縮小することができる。
【００６１】
アドレスデコーダとゲート電圧制御回路とを合わせた面積は、通常、行選択回路の約半分を占めるので、例えば、図５の従来構成と比較すると約２５％、図６の従来構成と比較すると約２１％、行選択回路の占有面積を縮小することができる。
【００６２】
図２は、本発明の第二の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【００６３】
本発明の第二の実施の形態に係る不揮発性半導体記憶装置においても、第一の実施の形態と同様に、アドレスデコーダＡＤＥＣｋ及びゲート電圧制御回路ＨＶＤＥＣｋは左右の行選択回路のうち右側行選択回路ＲＤＥＣＲｋにのみ備えられている。
【００６４】
但し、本発明の第一の実施の形態に係る不揮発性半導体記憶装置においてセルアレイＣＡの左右に分けて配設されていたビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶが、本発明の第二の実施の形態に係る不揮発性半導体記憶装置においては、いずれもセルアレイＣＡの右側、セルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に配設されている。
【００６５】
従って、本発明の第二の実施の形態に係る不揮発性半導体記憶装置におけるビット線側選択ゲート線ＳＧＤ、ワード線ＷＬ１，．．．，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの構成は、以下のように、通常の構成と異なっている。
【００６６】
通常の構成におけるビット線側選択ゲート線ＳＧＤ、ワード線及びソース線側選択ゲート線ＳＧＳは、第一の実施の形態においても示されているように、１本ずつ交互に左右に引き出されている。
【００６７】
これに対して、本発明の第二の実施の形態に係る不揮発性半導体記憶装置では、ビット線側選択ゲート線ＳＧＤ、ワード線ＷＬ１，．．．，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの各配線のうち連続する２本の配線が、いずれか任意の一箇所においてセルアレイＣＡに対して同じ側に引き出されている。
【００６８】
図２の例においては、連続する２本の配線として第Ｘ行目のワード線ＷＬＸ及び第Ｘ＋１行目のワード線ＷＬＸ＋１がいずれもセルアレイＣＡに対して左側に引き出されている。尚、連続する２本の配線は、任意の連続する２本のワード線の組み合わせの他、ビット線側選択ゲート線ＳＧＤ及び第１行目のワード線ＷＬ１の組み合わせであってもよいし、最終行のワード線、ここでは第３２行目のワード線ＷＬ３２及びソース線側選択ゲート線ＳＧＳの組み合わせであってもよい。
【００６９】
このように、ビット線側選択ゲート線ＳＧＤ、ワード線ＷＬ１，．．．，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの各配線のうち連続する２本の配線を、いずれか任意の一箇所においてセルアレイＣＡに対して同じ側に引き出すことにより、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳがセルアレイＣＡに対して同じ側に引き出されることとなる。
【００７０】
但し、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳは、セルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に引き出されるようにする。そうすると、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶも、セルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に配設してビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳにそれぞれ接続することができる。
【００７１】
以上のように、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶをセルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に配設し、電源から各回路までの配線長及び各回路から電圧印加対象までの配線長を短縮するとともに、それらの配線長のばらつきを小さく抑制することにより、動作の高速化を図ることができる。また、電圧転送トランジスタＴＲＳＧ１，ＴＲＳＧ２，ＴＲＳＧ１１，ＴＲＳＧ２２が同一領域に配置されるので、ソース・ドレイン及び／又はゲートを共有させることができ、レイアウト面積の縮小が可能となる。
【００７２】
即ち、本発明の第二の実施の形態に係る不揮発性半導体記憶装置は、第一の実施の形態と同様に行選択回路の占有面積を大幅に縮小することができることに加えて、動作の高速化をも図ることができる。
【００７３】
尚、上述の各実施の形態においては、ワード線に接続された電圧転送トランジスタのゲートに対しメモリセルアレイを横切る配線により供給されるゲート電圧は、ワード線に転送される電圧よりも高いものとするとよい。また、ワード線に接続された電圧転送トランジスタは、ｎチャネル型ＭＯＳトランジスタのみにより構成されるものとするとよい。
【００７４】
【発明の効果】
本発明に係る不揮発性半導体記憶装置の基本構成によれば、ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイの各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路が１ブロックに対し１個だけ備えられていることとしたので、行選択回路の占有面積を大幅に縮小することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【図２】本発明の第二の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【図３】１ブロック１列分のＮＡＮＤ型フラッシュメモリの概略構成を示す回路図である。
【図４】ＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び行選択回路の概略配置を示す平面構成図である。
【図５】ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【図６】ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の他の構成を示すブロック図である。
【符号の説明】
ＣＡ メモリセルアレイ
Ｂ１，．．．，Ｂｋ，．．．，Ｂｎ セルブロック
ＲＤＥＣＬｋ 左側行選択回路
ＲＤＥＣＲｋ 右側行選択回路
ＣＧＤＲＶＬ 左側ワード線及び選択ゲート線電圧制御回路
ＣＧＤＲＶＲ 右側ワード線及び選択ゲート線電圧制御回路
ＳＧＤ ビット線側選択ゲート線
ＷＬ１，．．．，ＷＬ３２ ワード線
ＳＧＳ ソース線側選択ゲート線
ＡＤＥＣｋ，ＡＤＥＣＬｋ，ＡＤＥＣＲｋ アドレスデコーダ
ＤＥＣｋ デコード出力信号
ＴＧｋ，ＴＧＬｋ，ＴＧＲｋ 共通接続ゲート
ＴＲＣＧ１，．．．，ＴＲＣＧ３２ 電圧転送トランジスタ
ＴＲＳＧ１，ＴＲＳＧ２ 電圧転送トランジスタ
ＨＶＤＥＣｋ，ＨＶＤＥＣＬｋ，ＨＶＤＥＣＲｋ ゲート電圧制御回路
ＳＧＤＤＲＶ ビット線側選択ゲート線電圧制御回路
ＳＧＳＤＲＶ ソース線側選択ゲート線電圧制御回路
ＣＳＧＤ ビット線側選択トランジスタ
Ｃ１，．．．，Ｃ３２ セルトランジスタ
ＣＳＧＳ ソース線側選択トランジスタ
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に係り、特に、フラッシュメモリの行選択回路のレイアウトパターンに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリは、書換え速度が速く、大容量化に適しているため、小型メモリカードや、携帯情報端末等のデータ記憶装置として需要が拡大している。
【０００３】
図３は、１ブロック１列分のＮＡＮＤ型フラッシュメモリセルの概略構成を示す回路図である。
【０００４】
ＮＡＮＤ型フラッシュメモリセルは、ビット線ＢＬとソース線ＳＬとの間に、ビット線ＢＬ側からソース線ＳＬ側へ順に直列接続されたビット線側選択トランジスタＣＳＧＤ，３２個のセルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２，ソース線側選択トランジスタＣＳＧＳを備えている。ビット線側選択トランジスタＣＳＧＤ，ソース線側選択トランジスタＣＳＧＳのゲートには、ビット線側選択ゲート線ＳＧＤ，ソース線側選択ゲート線ＳＧＳがそれぞれ接続されており、セルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２のゲートには、ワード線ＷＬ１，ＷＬ２，．．．，ＷＬ３１，ＷＬ３２がそれぞれ接続されている。
【０００５】
ＮＡＮＤ型フラッシュメモリにおいては、１本以上のワード線、ここでは３２本のワード線ＷＬ１，ＷＬ２，．．．，ＷＬ３１，ＷＬ３２に接続されたセルから構成されるブロック単位でデータ消去が行われ、１本のワード線に接続されたセルの半分により構成されるページ単位でデータの書き込み又は読み出しが行われる。
【０００６】
１個の行選択回路による行選択は、ブロック単位で行われる。従って、データ消去は、活性化された行選択回路に接続されているブロックに対して行われる。
【０００７】
一方、データ書込み又は読出しは、１本のワード線に接続されたセルの半分を活性化するために、書込みを行おうとするブロックを選択する行選択回路を活性化させ、かつ、ワード線に転送する電圧及びビット線に転送する電圧を制御することにより行われる。
【０００８】
従って、図３におけるビット線側選択トランジスタＣＳＧＤは、読出し及び書込み時には、ビット線ＢＬからセルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２へ電圧を転送し、消去時にはオフになる。また、ソース線側選択トランジスタＣＳＧＳは、読出し時にはオンになり、書込み及び消去時にはオフになる。
【０００９】
図４は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び行選択回路の概略配置を示す平面構成図である。
【００１０】
ＮＡＮＤ型フラッシュメモリは、ｎ個のブロックＢ１，．．．，Ｂｋ，．．．，Ｂｎを含むメモリセルアレイＣＡと、セルアレイＣＡの左右にそれぞれ配設された左側行選択回路ＲＤＬ及び右側行選択回路ＲＤＲとを備えている。
【００１１】
セルアレイＣＡの各ブロックには、Ｍ本のビット線ＢＬ１，．．．，ＢＬＭの各々とソース線との間に、図３に示した各トランジスタ、即ち、ビット線側からソース線側へ順に直列接続されたビット線側選択トランジスタＣＳＧＤ，３２個のセルトランジスタＣ１，Ｃ２，．．．，Ｃ３１，Ｃ３２，ソース線側選択トランジスタＣＳＧＳが、それぞれ備えられている。
【００１２】
各ブロックのビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、セルアレイＣＡの左側に引き出されて、左側行選択回路ＲＤＬに接続されている。一方、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、セルアレイＣＡの右側に引き出されて、右側行選択回路ＲＤＲに接続されている。従って、左側行選択回路ＲＤＬは、ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２の供給電位を制御し、右側行選択回路ＲＤＲは、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳの供給電位を制御する。
【００１３】
例えば、第ｋのブロックＢｋ（ｋ＝１，２，．．．，ｎ−１，ｎ）の左側行選択回路ＲＤＬｋ及び右側行選択回路ＲＤＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されており、第ｋのブロックＢｋのビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２の供給電位、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳの供給電位をそれぞれ制御する。
【００１４】
図５は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【００１５】
第ｋのブロックＢｋの行選択回路は、左側行選択回路ＲＤＥＣＬｋ及び右側行選択回路ＲＤＥＣＲｋにより構成されており、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されている。
【００１６】
セルアレイＣＡの左側には左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬが、右側には右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲがそれぞれ配設されている。
【００１７】
ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、ブロックＢｋの左側に引き出されており、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、ブロックＢｋの右側に引き出されている。
【００１８】
左側行選択回路ＲＤＥＣＬｋは、アドレス信号ａｄｄｒｅｓｓをデコードしてデコード出力信号ＤＥＣｋを出力する左側アドレスデコーダＡＤＥＣＬｋと、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２とビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２との間にそれぞれ接続され、かつ、ゲートが左側共通接続ゲートＴＧＬｋに共通接続された電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２と、デコード出力信号ＤＥＣｋに基づき、ゲート電圧制御信号を左側共通接続ゲートＴＧＬｋに出力する左側ゲート電圧制御回路ＨＶＤＥＣＬｋと、を備えている。
【００１９】
従って、ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２を介して左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２にそれぞれ接続されている。
【００２０】
尚、左側アドレスデコーダＡＤＥＣＬｋは、縦続接続されたＮＡＮＤ論理回路及びインバータにより構成されているため、ＮＡＮＤ論理回路の出力ノードからは、反転デコード出力信号ＤＥＣｋが出力される。
【００２１】
右側行選択回路ＲＤＥＣＲｋは、アドレス信号ａｄｄｒｅｓｓをデコードしてデコード出力信号ＤＥＣｋを出力する右側アドレスデコーダＡＤＥＣＲｋと、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２と奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳとの間にそれぞれ接続され、かつ、ゲートが右側共通接続ゲートＴＧＲｋに共通接続された電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２と、デコード出力信号ＤＥＣｋに基づき、ゲート電圧制御信号を右側共通接続ゲートＴＧＲｋに出力する右側ゲート電圧制御回路ＨＶＤＥＣＲｋと、を備えている。
【００２２】
従って、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２を介して右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２にそれぞれ接続されている。
【００２３】
尚、右側アドレスデコーダＡＤＥＣＲｋは、縦続接続されたＮＡＮＤ論理回路及びインバータにより構成されているため、ＮＡＮＤ論理回路の出力ノードからは、反転デコード出力信号ＤＥＣｋが出力される。
【００２４】
セルアレイＣＡの左側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ１１を介してビット線側選択ゲート線ＳＧＤに出力が接続されたビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶが配設されている。また、セルアレイＣＡの右側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ２２を介してソース線側選択ゲート線ＳＧＳに出力が接続されたソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶが配設されている。
【００２５】
ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にビット線側選択ゲート線ＳＧＤに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ１はオフ、電圧転送トランジスタＴＲＳＧ１１はオンになっている。また、ソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にソース線側選択ゲート線ＳＧＳに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ２はオフ、電圧転送トランジスタＴＲＳＧ２２はオンになっている。
【００２６】
尚、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬ、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲ、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶの各出力は、総てのブロックの行選択回路にそれぞれ共通に接続されている。
【００２７】
左側ゲート電圧制御回路ＨＶＤＥＣＬｋ、右側ゲート電圧制御回路ＨＶＤＥＣＲｋに、左側アドレスデコーダＡＤＥＣＬｋ、右側アドレスデコーダＡＤＥＣＲｋのデコード出力信号ＤＥＣｋが入力されることにより、左側ゲート電圧制御回路ＨＶＤＥＣＬｋ、右側ゲート電圧制御回路ＨＶＤＥＣＲｋが各電圧転送トランジスタのオン／オフを制御し、これにより、ビット線側選択ゲート線ＳＧＤ，ワード線ＷＬ１，ＷＬ２，．．．，ＷＬ３１，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの活性化／非活性化が制御される。
【００２８】
従来、通常のＮＡＮＤ型フラッシュメモリにおいては、上述のように、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋのいずれにも、アドレスデコーダ及びゲート電圧制御回路がそれぞれ備えられている。
【００２９】
図６は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の他の構成を示すブロック図である。
【００３０】
図６に示す行選択回路の他の構成においても、第ｋのブロックＢｋの行選択回路は、左側行選択回路ＲＤＥＣＬｋ及び右側行選択回路ＲＤＥＣＲｋにより構成されており、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されている。
【００３１】
但し、アドレスデコーダＡＤＥＣｋが、右側行選択回路ＲＤＥＣＲｋにのみ備えられており、左側行選択回路ＲＤＥＣＬｋには備えられていない点が、図５に示した行選択回路の構成と異なっている。
【００３２】
従って、右側行選択回路ＲＤＥＣＲｋにのみ備えられたアドレスデコーダＡＤＥＣｋの出力は、左側ゲート電圧制御回路ＨＶＤＥＣＬｋ及び右側ゲート電圧制御回路ＨＶＤＥＣＲｋに共通接続されており、アドレスデコーダＡＤＥＣｋのデコード出力信号ＤＥＣｋは、両ゲート電圧制御回路ＨＶＤＥＣＬｋ及びＨＶＤＥＣＲｋに入力されている。
【００３３】
１個のアドレスデコーダは、左右いずれか一方の行選択回路において約１０％の面積を占有する。従って、図６に示す行選択回路の他の構成においては、通常、２個備えられているアドレスデコーダのうちの１個を排除したことにより、行選択回路の占有面積が縮小されている。
【００３４】
尚、これまでに提案された不揮発性半導体記憶装置のなかには、チップ面積を増大させることなく動作の高速化を可能にするため、左右のロウデコーダに接続されてメモリセルアレイを横断する配線をセルブロック１個当たり１本にしたものがある（例えば、特許文献１参照。）。
【００３５】
【特許文献１】
特開平９−８２９２３号公報
【００３６】
【発明が解決しようとする課題】
しかし、半導体記憶装置においては、常にさらなる高集積化の要請が強く、ＮＡＮＤ型フラッシュメモリも例外ではない。
【００３７】
即ち、メモリセル縮小により行選択回路のピッチも短くなるため、メモリセルアレイ自体だけではなく、メモリセルの信号線を駆動する行選択回路やセンスアンプ等の周辺回路の占有面積縮小も重要な課題となっている。
【００３８】
本発明の目的は、不揮発性半導体記憶装置の行選択回路やセンスアンプ等の周辺回路、特に、ＮＡＮＤ型フラッシュメモリの行選択回路の占有面積を縮小することである。
【００３９】
【課題を解決するための手段】
本発明の実施の一形態に係る不揮発性半導体記憶装置によれば、
ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックごとに上記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
上記メモリセルは、
単体のメモリセルトランジスタ又は複数のメモリセルトランジスタを直列又は並列接続することによりメモリセルユニットを構成し、
上記メモリセルユニットの電流経路の一端は、ビット線側選択ゲートトランジスタを介してビット線に共通接続され、
上記メモリセルユニットの電流経路の他端は、ソース線側選択ゲートトランジスタを介して基準電位線である共通ソース線に接続され、
上記メモリセルトランジスタのゲート、上記ビット線側選択ゲートトランジスタのゲート、上記ソース線側選択ゲートトランジスタのゲートは、上記メモリセルアレイの行方向に、それぞれワード線、第一の選択ゲート線、第二の選択ゲート線として共通接続され、
上記行選択回路は、
複数の上記ワード線、上記第一の選択ゲート線、上記第二の選択ゲート線にそれぞれ電圧を供給する複数の電圧転送トランジスタと、上記各電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
上記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
上記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの上記メモリセルアレイにおいて、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線が上記メモリセルアレイに対して両側に引き出され、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線の上記電圧転送トランジスタが、上記メモリセルアレイに対して両側に配置され、
少なくとも上記ワード線の上記電圧転送トランジスタのゲートが、上記各ブロックごとに共通接続されており、
上記ワード線の上記電圧転送トランジスタのゲートに対し上記メモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とする。
【００４０】
本発明の実施の一形態に係る不揮発性半導体記憶装置によれば、
ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックごとに上記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
上記メモリセルは、
複数のメモリセルトランジスタが、それらのソース及びドレインを隣接するもの同士で共用する形態において直列接続されて一単位とされ、
上記メモリセルの列方向に並ぶセルの一端側のドレインは、ビット線側選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースは、ソース線側選択ゲートトランジスタを介して基準電位線である共通ソース線に接続され、
上記メモリセルトランジスタのゲート、上記ビット線側選択ゲートトランジスタのゲート、上記ソース線側選択ゲートトランジスタのゲートは、上記メモリセルアレイの行方向に、それぞれワード線、第一の選択ゲート線、第二の選択ゲート線として共通接続されることにより、
ＮＡＮＤ型フラッシュメモリを構成し、
上記行選択回路は、
複数の上記ワード線、上記第一の選択ゲート線、上記第二の選択ゲート線にそれぞれ電圧を供給する複数の電圧転送トランジスタと、上記各電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
上記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
上記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの上記メモリセルアレイにおいて、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線が上記メモリセルアレイに対して両側に引き出され、
上記複数のワード線、上記第一の選択ゲート線、上記第二の選択ゲート線の上記電圧転送トランジスタが、上記メモリセルアレイに対して両側に配置され、
少なくとも上記ワード線の上記電圧転送トランジスタのゲートが、上記各ブロックごとに共通接続されており、
上記ワード線の上記電圧転送トランジスタのゲートに対し上記メモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とする。
【００４１】
本発明の実施の一形態に係る不揮発性半導体記憶装置によれば、
ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、上記ブロックごとに上記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
上記行選択回路は、
上記メモリセルアレイの上記各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタと、上記電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
上記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
上記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの上記複数のワード線は、上記メモリセルアレイに対して両側に引き出され、
上記ワード線の上記電圧転送トランジスタが、上記メモリセルアレイに対して両側に配置され、
上記ワード線の上記電圧転送トランジスタのゲートが、上記各ブロックごとに共通接続されており、
上記ワード線の上記電圧転送トランジスタのゲートに対し上記メモリセルアレイを横切る配線により供給されるゲート電圧は、上記ワード線に転送される電圧よりも高いことを特徴とする。
【００４２】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体記憶装置の実施の形態について、図面を参照しながら説明する。
【００４３】
図１は、本発明の第一の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【００４４】
本発明の第一の実施の形態に係る不揮発性半導体記憶装置は、第一のブロックＢ１から第ｎのブロックＢｎまでのｎ個のブロックを含むメモリセルアレイＣＡが備えられている。メモリセルアレイＣＡには、ブロックごとに行方向及び列方向にメモリセル（図示せず）が配置されている。
【００４５】
各ブロックには、行を選択するために行方向に配設されたワード線ＷＬ１，．．．，ＷＬ３２と、ビット線とソース線との間に接続されたセルトランジスタ（図３参照）のビット線への接続又は非接続を制御するために第一行のワード線ＷＬ１に関して第二行のワード線ＷＬ２と反対側に隣接して配設されたビット線側選択ゲート線ＳＧＤと、上記セルトランジスタのソース線への接続又は非接続を制御するために最終行のワード線ＷＬ３２に関してその直前行のワード線ＷＬ３１と反対側に隣接して配設されたソース線側選択ゲート線ＳＧＳと、ブロックの左右に配置された行選択回路が備えられている。
【００４６】
例えば、第ｋのブロックＢｋの行選択回路は、左側行選択回路ＲＤＥＣＬｋ及び右側行選択回路ＲＤＥＣＲｋにより構成されており、左側行選択回路ＲＤＥＣＬｋ、右側行選択回路ＲＤＥＣＲｋは、第ｋのブロックＢｋの左右にそれぞれ配設されている。
【００４７】
メモリセルアレイＣＡの左側には左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬが、右側には右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲがそれぞれ配設されている。左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬ及び右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲは、ワード線ＷＬ１，．．．，ＷＬ３２、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳの電圧を制御するための回路である。
【００４８】
ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、ブロックＢｋの左側に引き出されており、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、ブロックＢｋの右側に引き出されている。即ち、ビット線側選択ゲート線ＳＧＤ、ワード線及びソース線側選択ゲート線ＳＧＳは、１本ずつ交互に左右に引き出されている。
【００４９】
右側行選択回路ＲＤＥＣＲｋは、各ブロックの行及び列の選択を命令するアドレスコード信号ａｄｄｒｅｓｓをデコードしてデコード出力信号ＤＥＣｋとして出力するアドレスデコーダＡＤＥＣｋと、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２と奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳとの間にそれぞれ接続され、かつ、ゲートが共通接続ゲートＴＧｋに共通接続された電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２と、デコード出力信号ＤＥＣｋに基づき、電圧転送トランジスタのゲート電圧を制御するゲート電圧制御信号を共通接続ゲートＴＧｋに出力するゲート電圧制御回路ＨＶＤＥＣｋと、を備えている。
【００５０】
従って、奇数番目のワード線ＷＬ１，ＷＬ３，．．．，ＷＬ３１及びソース線側選択ゲート線ＳＧＳは、電圧転送トランジスタＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２を介して右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲの出力ＣＧ１，ＣＧ３，．．．，ＣＧ３１，ＳＧ２にそれぞれ接続されている。
【００５１】
尚、アドレスデコーダＡＤＥＣｋは、縦続接続されたＮＡＮＤ論理回路及びインバータにより構成されているため、ＮＡＮＤ論理回路の出力ノードからは、反転デコード出力信号ＤＥＣｋが出力される。
【００５２】
一方、左側行選択回路ＲＤＥＣＬｋは、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２とビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２との間にそれぞれ接続され、かつ、ゲートが共通接続ゲートＴＧｋに共通接続された電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２を備えている。
【００５３】
従って、ビット線側選択ゲート線ＳＧＤ及び偶数番目のワード線ＷＬ２，ＷＬ４，．．．，ＷＬ３２は、電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２を介して左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬの出力ＳＧ１，ＣＧ２，ＣＧ４，．．．，ＣＧ３２にそれぞれ接続されている。
【００５４】
セルアレイＣＡの左側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ１１を介してビット線側選択ゲート線ＳＧＤに出力が接続され、ビット線側選択ゲート線ＳＧＤの電圧を制御するビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶが配設されている。また、セルアレイＣＡの右側には、ゲートに反転デコード出力信号ＤＥＣｋが入力される電圧転送トランジスタＴＲＳＧ２２を介してソース線側選択ゲート線ＳＧＳに出力が接続され、ソース線側選択ゲート線ＳＧＳの電圧を制御するソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶが配設されている。
【００５５】
ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にビット線側選択ゲート線ＳＧＤに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ１はオフ、電圧転送トランジスタＴＲＳＧ１１はオンになっている。また、ソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶは、第ｋのブロックＢｋが非選択ブロックである場合にソース線側選択ゲート線ＳＧＳに電圧を供給する回路であり、このとき、電圧転送トランジスタＴＲＳＧ２はオフ、電圧転送トランジスタＴＲＳＧ２２はオンになっている。
【００５６】
尚、左側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＬ、右側ワード線及び選択ゲート線電圧制御回路ＣＧＤＲＶＲ、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶの各出力は、総てのブロックの行選択回路にそれぞれ共通に接続されている。
【００５７】
上述のように、本発明の第一の実施の形態に係る不揮発性半導体記憶装置においては、アドレスデコーダＡＤＥＣｋのみならずゲート電圧制御回路ＨＶＤＥＣｋも、セルアレイＣＡの左右に配設された行選択回路の一方、ここでは右側行選択回路ＲＤＥＣＲｋにのみ配設されている。
【００５８】
そして、左側行選択回路ＲＤＥＣＬｋに備えられた電圧転送トランジスタＴＲＳＧ１，ＴＲＣＧ２，ＴＲＣＧ４，．．．，ＴＲＣＧ３２のゲートと、右側行選択回路ＲＤＥＣＲｋに備えられた電圧転送トランジスタのＴＲＣＧ１，ＴＲＣＧ３，．．．，ＴＲＣＧ３１，ＴＲＳＧ２のゲートとを総て共通接続ゲートＴＧｋに共通接続し、かつ、共通接続ゲートＴＧｋをゲート電圧制御回路ＨＶＤＥＣｋの出力に接続している。そのため、共通接続ゲートＴＧｋの配線は、セルアレイＣＡを横切って形成されている。
【００５９】
従って、本発明の第一の実施の形態に係る不揮発性半導体記憶装置においては、左右の行選択回路に備えられた総ての電圧転送トランジスタが１個のゲート電圧制御回路ＨＶＤＥＣｋにより制御される。
【００６０】
従来は２個備えられていたゲート電圧制御回路のうちの１個を排除したことにより、本発明の第一の実施の形態に係る不揮発性半導体記憶装置は、従来のＮＡＮＤ型フラッシュメモリと比較して行選択回路の占有面積を大幅に縮小することができる。
【００６１】
アドレスデコーダとゲート電圧制御回路とを合わせた面積は、通常、行選択回路の約半分を占めるので、例えば、図５の従来構成と比較すると約２５％、図６の従来構成と比較すると約２１％、行選択回路の占有面積を縮小することができる。
【００６２】
図２は、本発明の第二の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【００６３】
本発明の第二の実施の形態に係る不揮発性半導体記憶装置においても、第一の実施の形態と同様に、アドレスデコーダＡＤＥＣｋ及びゲート電圧制御回路ＨＶＤＥＣｋは左右の行選択回路のうち右側行選択回路ＲＤＥＣＲｋにのみ備えられている。
【００６４】
但し、本発明の第一の実施の形態に係る不揮発性半導体記憶装置においてセルアレイＣＡの左右に分けて配設されていたビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶが、本発明の第二の実施の形態に係る不揮発性半導体記憶装置においては、いずれもセルアレイＣＡの右側、セルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に配設されている。
【００６５】
従って、本発明の第二の実施の形態に係る不揮発性半導体記憶装置におけるビット線側選択ゲート線ＳＧＤ、ワード線ＷＬ１，．．．，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの構成は、以下のように、通常の構成と異なっている。
【００６６】
通常の構成におけるビット線側選択ゲート線ＳＧＤ、ワード線及びソース線側選択ゲート線ＳＧＳは、第一の実施の形態においても示されているように、１本ずつ交互に左右に引き出されている。
【００６７】
これに対して、本発明の第二の実施の形態に係る不揮発性半導体記憶装置では、ビット線側選択ゲート線ＳＧＤ、ワード線ＷＬ１，．．．，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの各配線のうち連続する２本の配線が、いずれか任意の一箇所においてセルアレイＣＡに対して同じ側に引き出されている。
【００６８】
図２の例においては、連続する２本の配線として第Ｘ行目のワード線ＷＬＸ及び第Ｘ＋１行目のワード線ＷＬＸ＋１がいずれもセルアレイＣＡに対して左側に引き出されている。尚、連続する２本の配線は、任意の連続する２本のワード線の組み合わせの他、ビット線側選択ゲート線ＳＧＤ及び第１行目のワード線ＷＬ１の組み合わせであってもよいし、最終行のワード線、ここでは第３２行目のワード線ＷＬ３２及びソース線側選択ゲート線ＳＧＳの組み合わせであってもよい。
【００６９】
このように、ビット線側選択ゲート線ＳＧＤ、ワード線ＷＬ１，．．．，ＷＬ３２及びソース線側選択ゲート線ＳＧＳの各配線のうち連続する２本の配線を、いずれか任意の一箇所においてセルアレイＣＡに対して同じ側に引き出すことにより、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳがセルアレイＣＡに対して同じ側に引き出されることとなる。
【００７０】
但し、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳは、セルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に引き出されるようにする。そうすると、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶも、セルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に配設してビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳにそれぞれ接続することができる。
【００７１】
以上のように、ビット線側選択ゲート線電圧制御回路ＳＧＤＤＲＶ及びソース線側選択ゲート線電圧制御回路ＳＧＳＤＲＶをセルアレイＣＡに対してゲート電圧制御回路ＨＶＤＥＣｋと同じ側に配設し、電源から各回路までの配線長及び各回路から電圧印加対象までの配線長を短縮するとともに、それらの配線長のばらつきを小さく抑制することにより、動作の高速化を図ることができる。また、電圧転送トランジスタＴＲＳＧ１，ＴＲＳＧ２，ＴＲＳＧ１１，ＴＲＳＧ２２が同一領域に配置されるので、ソース・ドレイン及び／又はゲートを共有させることができ、レイアウト面積の縮小が可能となる。
【００７２】
即ち、本発明の第二の実施の形態に係る不揮発性半導体記憶装置は、第一の実施の形態と同様に行選択回路の占有面積を大幅に縮小することができることに加えて、動作の高速化をも図ることができる。
【００７３】
尚、上述の各実施の形態においては、ワード線に接続された電圧転送トランジスタのゲートに対しメモリセルアレイを横切る配線により供給されるゲート電圧は、ワード線に転送される電圧よりも高いものとするとよい。また、ワード線に接続された電圧転送トランジスタは、ｎチャネル型ＭＯＳトランジスタのみにより構成されるものとするとよい。
【００７４】
【発明の効果】
本発明に係る不揮発性半導体記憶装置の基本構成によれば、ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイの各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路が１ブロックに対し１個だけ備えられていることとしたので、行選択回路の占有面積を大幅に縮小することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【図２】本発明の第二の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【図３】１ブロック１列分のＮＡＮＤ型フラッシュメモリの概略構成を示す回路図である。
【図４】ＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び行選択回路の概略配置を示す平面構成図である。
【図５】ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の構成を示すブロック図である。
【図６】ＮＡＮＤ型フラッシュメモリのメモリセルアレイを構成する各ブロックのうち第ｋのブロックＢｋに対して配設された行選択回路の他の構成を示すブロック図である。
【符号の説明】
ＣＡ メモリセルアレイ
Ｂ１，．．．，Ｂｋ，．．．，Ｂｎ セルブロック
ＲＤＥＣＬｋ 左側行選択回路
ＲＤＥＣＲｋ 右側行選択回路
ＣＧＤＲＶＬ 左側ワード線及び選択ゲート線電圧制御回路
ＣＧＤＲＶＲ 右側ワード線及び選択ゲート線電圧制御回路
ＳＧＤ ビット線側選択ゲート線
ＷＬ１，．．．，ＷＬ３２ ワード線
ＳＧＳ ソース線側選択ゲート線
ＡＤＥＣｋ，ＡＤＥＣＬｋ，ＡＤＥＣＲｋ アドレスデコーダ
ＤＥＣｋ デコード出力信号
ＴＧｋ，ＴＧＬｋ，ＴＧＲｋ 共通接続ゲート
ＴＲＣＧ１，．．．，ＴＲＣＧ３２ 電圧転送トランジスタ
ＴＲＳＧ１，ＴＲＳＧ２ 電圧転送トランジスタ
ＨＶＤＥＣｋ，ＨＶＤＥＣＬｋ，ＨＶＤＥＣＲｋ ゲート電圧制御回路
ＳＧＤＤＲＶ ビット線側選択ゲート線電圧制御回路
ＳＧＳＤＲＶ ソース線側選択ゲート線電圧制御回路
ＣＳＧＤ ビット線側選択トランジスタ
Ｃ１，．．．，Ｃ３２ セルトランジスタ
ＣＳＧＳ ソース線側選択トランジスタ
Claims (9)
- ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、前記ブロックごとに前記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
前記メモリセルは、
単体のメモリセルトランジスタ又は複数のメモリセルトランジスタを直列又は並列接続することによりメモリセルユニットを構成し、
前記メモリセルユニットの電流経路の一端は、ビット線側選択ゲートトランジスタを介してビット線に共通接続され、
前記メモリセルユニットの電流経路の他端は、ソース線側選択ゲートトランジスタを介して基準電位線である共通ソース線に接続され、
前記メモリセルトランジスタのゲート、前記ビット線側選択ゲートトランジスタのゲート、前記ソース線側選択ゲートトランジスタのゲートは、前記メモリセルアレイの行方向に、それぞれワード線、第一の選択ゲート線、第二の選択ゲート線として共通接続され、
前記行選択回路は、
複数の前記ワード線、前記第一の選択ゲート線、前記第二の選択ゲート線にそれぞれ電圧を供給する複数の電圧転送トランジスタと、前記各電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
前記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
前記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの前記メモリセルアレイにおいて、
前記複数のワード線、前記第一の選択ゲート線、前記第二の選択ゲート線が前記メモリセルアレイに対して両側に引き出され、
前記複数のワード線、前記第一の選択ゲート線、前記第二の選択ゲート線の前記電圧転送トランジスタが、前記メモリセルアレイに対して両側に配置され、
少なくとも前記ワード線の前記電圧転送トランジスタのゲートが、前記各ブロックごとに共通接続されており、
前記ワード線の前記電圧転送トランジスタのゲートに対し前記メモリセルアレイを横切る配線により供給されるゲート電圧は、前記ワード線に転送される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。 - ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、前記ブロックごとに前記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
前記メモリセルは、
複数のメモリセルトランジスタが、それらのソース及びドレインを隣接するもの同士で共用する形態において直列接続されて一単位とされ、
前記メモリセルの列方向に並ぶセルの一端側のドレインは、ビット線側選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースは、ソース線側選択ゲートトランジスタを介して基準電位線である共通ソース線に接続され、
前記メモリセルトランジスタのゲート、前記ビット線側選択ゲートトランジスタのゲート、前記ソース線側選択ゲートトランジスタのゲートは、前記メモリセルアレイの行方向に、それぞれワード線、第一の選択ゲート線、第二の選択ゲート線として共通接続されることにより、
ＮＡＮＤ型フラッシュメモリを構成し、
前記行選択回路は、
複数の前記ワード線、前記第一の選択ゲート線、前記第二の選択ゲート線にそれぞれ電圧を供給する複数の電圧転送トランジスタと、前記各電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
前記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
前記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの前記メモリセルアレイにおいて、
前記複数のワード線、前記第一の選択ゲート線、前記第二の選択ゲート線が前記メモリセルアレイに対して両側に引き出され、
前記複数のワード線、前記第一の選択ゲート線、前記第二の選択ゲート線の前記電圧転送トランジスタが、前記メモリセルアレイに対して両側に配置され、
少なくとも前記ワード線の前記電圧転送トランジスタのゲートが、前記各ブロックごとに共通接続されており、
前記ワード線の前記電圧転送トランジスタのゲートに対し前記メモリセルアレイを横切る配線により供給されるゲート電圧は、前記ワード線に転送される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。 - １ブロックの前記メモリセルアレイにおいて、
前記ワード線を偶数本有し、
前記ワード線、前記第一の選択ゲート線、前記第二の選択ゲート線の各配線のうち、連続する２本の配線が、いずれか任意の一箇所において前記メモリセルアレイに対して同じ側に引き出されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 - １ブロックの前記メモリセルアレイにおいて、
前記ワード線、前記第一の選択ゲート線、前記第二の選択ゲート線の各配線は、隣接する配線が前記メモリセルアレイに対して異なる側に引き出されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 - １ブロックの前記メモリセルアレイにおいて、
前記第一の選択ゲート線及び前記第二の選択ゲート線が、前記メモリセルアレイに対して同じ側に引き出されていることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。 - 前記第一の選択ゲート線及び前記第二の選択ゲート線が、前記メモリセルアレイに対して同じ側に配置されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- ブロックごとに行方向及び列方向にメモリセルが配置されたメモリセルアレイと、前記ブロックごとに前記メモリセルアレイのブロック及び行を選択する行選択回路とを備え、
前記行選択回路は、
前記メモリセルアレイの前記各ブロックにおける行を選択するために行方向に配設された複数のワード線への電圧転送を行う電圧転送トランジスタと、前記電圧転送トランジスタのゲート電圧を制御するゲート電圧制御回路とを備え、
前記ゲート電圧制御回路は、１ブロックに対し１個だけ備えられ、
前記各ブロックの選択を命令するアドレス信号をデコードし、アドレスデコード信号として出力するアドレスデコーダを１ブロックに対し１個だけ備え、
１ブロックの前記複数のワード線は、前記メモリセルアレイに対して両側に引き出され、
前記ワード線の前記電圧転送トランジスタが、前記メモリセルアレイに対して両側に配置され、
前記ワード線の前記電圧転送トランジスタのゲートが、前記各ブロックごとに共通接続されており、
前記ワード線の前記電圧転送トランジスタのゲートに対し前記メモリセルアレイを横切る配線により供給されるゲート電圧は、前記ワード線に転送される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。 - １ブロックの前記メモリセルアレイにおいて、
前記ワード線のうち連続する２本の配線が、いずれか任意の一箇所において前記メモリセルアレイに対して同じ側に引き出されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。 - 前記ワード線の前記電圧転送トランジスタは、ｎチャネル型ＭＯＳトランジスタのみにより構成されることを特徴とする請求項１乃至８のいずれかに記載の不揮発性半導体記憶装置。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008234815A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体記憶装置 |
| US8274826B2 (en) | 2009-07-22 | 2012-09-25 | Kabushiki Kaisha Toshiba | NAND type flash memory |
| US9330762B2 (en) | 2011-11-25 | 2016-05-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US11437088B2 (en) | 2020-09-16 | 2022-09-06 | Samsung Electronics Co., Ltd. | Memory device including row decoders |
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