JPS6289298A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成されたＥＰＲＯＭ　（エレクトリカリ・プログラ
マブル・リード・オンリー・メモリ）装置に利用して有
効な技術に関するものである。

〔背景技術〕

ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ８ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９９３号公報参照）。

ＥＰＲＯＭ装置のような記憶装置においは、ワード線の
選択動作がデータ線の選択動作に対して遅くされる。す
なわち、ワード線には多数のメモリセルが結合されるた
めに、その負荷容量や配線抵抗が大きくされる。これに
よって、ワード線を選択状態にするためには、比較的長
い時間を費やすことになる。これに対して、データ線の
選択動作は、スイッチＭＯ３ＦＥＴによってデータ線と
共通データ線を接続させることによって行うものである
で、比較的短い時間により行うことができる。したがっ
て、チェッカーパターンの記憶情報の読み出し動作にお
いて、例えばワード線Ｗｌとデータ線Ｄｉに結合された
メモリセルから論理“１”を読み出した状態から、ワー
ド線Ｗ２とデータ線Ｄ２を選択してメモリセルから論理
“１”を読み出す場合、データ線が先にＤｌからＤ２に
切り替わりるため、まだ選択状態のワード線Ｗ１とデー
タ線Ｄ２のメモリセルの論理“０”が一旦読み出されて
しまう。これにより、センスアンプやデータ出力回路が
上記論理“０”に対応した出力信号を形成することにな
ってしまう。この後、ワード線Ｗ２が選択されて本来選
択されるべきメモリセルから論理“１”が読み出され、
上記論理“０”に対応された出力信号を再び論理“１”
に対応された出力信号を形成することになるため、動作
速度が遅くされてしまう。また、データ出力回路は、比
較的大きな負荷容量を駆動するために、比較的大きな駆
動電流を流すものであるので、上記論理“０”に対応さ
れた出力信号を形成するときに、電源線や回路の接地線
に比較的大きなノイズを発生させるという問題を生じる
。

そこで、データ線の選択動作を遅らせてワード線の選択
タイミングと同時に行うようにすることが考えられる。

しかしながら、このようにすると、例えば論理“１”か
ら論理“０”の読み出しのような反転読み出し動作が遅
くなってしまう、すなわち、論理“１”読み出を行うと
、共通データ線にはそれに対応されたレベルが残ってい
るため、次に論理“０゛の読み出しのとき、共通データ
線のレベル変化量が大きくなり、上記論理“０”に対応
された信号の変化に比較的長時間を費やすとこになって
しまうからである。

〔発明の目的〕

この発明の他の目的は、高速読み出し動作を実現した半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイのデータ線を共通データ線に接
続するカラムスイッチ回路に供給される選択信号として
、非選択から選択への切り換えを早くし、選択から非選
択への切り換えを遅くしてデータ線の多重選択期間を設
けるようにするものである。

〔実施例〕

第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知の集積回路の製造技術によって、特に制限されない
が、１個の単結晶シリコンのような半導体基板上におい
て形成される。

この実施例のＥＰＲＯＭ装置は、特に制■されないが、
８つのデータ入出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧Ｖｌ）
ｆ）とによりて動作される。ＥＰＲＯＭ装置は、通常の
読み出し動作において＋５Ｖのような電源電圧Ｖｃｃに
よって動作される。ＥＰＲＯＭ装置は、アドレス入力端
子を介して供給される外部アドレス信号、及び制御端子
ＣＥ、ＯＥＳＰＧＭを介して供給されるチップイネーブ
ル信号、出力イネーブル信号、プログラム信号によって
その動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、特に制■されないが、８
組のメモリアレイＭ−ＡＲＹ（ｘ８）と、８組のデータ
人カバソファＤＩＢ（Ｘ８）及びデータ出力バッファＤ
ＯＢ　（Ｘ８）が設けられる。同図では、そのうちの１
つのメモリアレイＭ−ＡＲＹと、データ入力回路ＤＩＢ
及びデータ出力回路ＤＯＢが代表として例示的に示され
ている。

メモリアレイＭ−ＡＲＹは、複数のＦ　ＡＭＯＳトラン
ジスタ（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱ１〜Ｑ
６）と、ワード線Ｗ１．Ｗ２及びデータ線Ｄｉ、Ｄ２〜
Ｄｎとにより構成されている。

メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された
ＦＡＭＯＳＩ−ランジスタＱ１〜Ｑ３　　（Ｑ４〜Ｑ６
）のコントロールゲートは、それぞれ対応するワード線
Ｗｌ、Ｗ２に接続され、同じ列に配置されたＦＡＭＯＳ
Ｉ−ランジスタＱｌ、Ｑ４、Ｑ２、Ｑ５及びＱ３．Ｑ６
のドレインは、それぞれ対応するデータ線Ｄ１、Ｄ２〜
Ｄｎに接続されている。

上記ＦＡＭＯＳｌ−ランジスタの共通ソース線Ｃ５は、
特に制限されないが、書込み信号ｗｅを受けるディプレ
ッション型ＭＯ３ＦＥＴＱＩ　Ｏを介して接地されてい
る。このＭＯ３ＦＥＴＱＩＯは、次の理由によって設け
られている。すなわち、メモリセル、例えはＱｌにデー
タを書き込む場合には、ワード線Ｗ１に書き込みレベル
の高電圧が与えられ、データ線ＤＩに書き込むべきデー
タに従った高電圧もしくははＱＱＶの低電圧が与えられ
る。この場合、選択データ線Ｄ１に結合された非選択と
されるべきメモリセルＱ２のようなメモリセルのフロー
ティングゲートは、それとデータ線ＤＩとの間に生ずる
静電結合によって、データ線Ｄ１が高電位にされると、
それに応じてその電位が不所望に上昇されてしまう。そ
の結果、非選択であることによってオフ状態に維持され
るべきメモリセルＱ２のようなメモリセルが不所望に導
通してしまう。すなわち、非選択であるべきメモリセル
にリーク電流が流れてしまう。これに応じて選択される
べきメモリセルＱ１に流れるべき書き込み電流が減少さ
れてしまう。図示のＭＯ３ＦＥＴＱＩＯは、書き込み時
の上記内部制御信号ｗｅのロウレベルによってそのコン
ダクタンスが比較的小さくされる。これにより、書き込
み時に流される書き込み電流によって生ずる共通ソース
線Ｃ８の電位は、ＭＯ３ＦＥＴＱＩ　Ｏのコンダクタン
スが比較的小さくされることによって比較的高い電位に
される。この共通ソース線Ｏ８の電位が比較的高くされ
るとＦＡＭＯ３）ランジスタは、基板効果によってその
しきい値電圧は比較的高くされる。このように、非選択
とされるべきＦ　ＡＭＯＳトランジスタの実効的なしき
い値電圧が高くされる結果としてその非選択とされるべ
きＦＡＭＯＳトランジスタに流れるリーク電流を小さく
できる。これによって、書き込み高電圧によって形成さ
れた書き込み電流が効率よく選択されたＦＡＭＯＳトラ
ンジスタに供給されるので、効率的な書き込み動作を行
うことができる。なお、読み出し動作時には、上記制御
信号；τのノ＼イレベルによってＭＯ３ＦＥＴＱＩＯの
コンダクタンスは、比較的大きくされる。これにより、
論理“１”書き込みのＦＡＭＯＳトランジスタに流れる
電流を大きくできるから、読み出し速度を速くすること
ができる。

この実施例のＥＦＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを受け
るアドレスバッファＸＡＤＢ、ＹＡＤＢを含む。アドレ
スバッファＸＡＤＢ、ＹＡＤＢによって形成された相補
アドレス信号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲ
に供給される。

同図においては、上記Ｘアドレスバ・ノファＸＡＤＢと
ＸアドレスデコーダＸＤＣＲを合わせて回路ブロックＸ
ＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッファ
ＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて回路
ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号７丁によって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。この実施例では、読み出し動作の高速化のために、ア
ドレスデコーダＹＡＤＢは、後述するように、デコーダ
回路を構成するゲート回路に対して選択レベルへの立ち
上がりを早くし、非選択レベルへの立ち下がりを遅させ
るような相補アドレス信号を形成する。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイメモリアレイＭ−Ａ
ＲＹ　（図示しない他のメモリアレイに対しても同様）
のワード線に供給されるべき選択信号を形成する。Ｘア
ドレスデコーダＸＤＣＲは、特に制限されないが、＋５
Ｖの電源電圧によって動作される。それ故に、アドレス
デコーダＸＤＣＲは、５ボルト系の選択信号を形成する
。

これに対して、メモリアレイＭ　−Ａ　Ｒ’ｉ／によっ
て必要とされる選択信号のレベルは、読み出し動作にお
いて、例えばはｘ’　ｓ　ｖのハイレベルとは一０ＶＯ
ロウレヘルであり、書き込み動作の時においてはｘ書き
込み電圧Ｖｐρレベルのハイレベルとはｘ’　ｏ　ｖＯ
ロウレレベである。ＸアドレスデコーダＸＤＣＲから出
力される５ｖ系の選択信号に応答してメモリアレイＭ−
ＡＲＹのワード線をそれぞれ必要とされるレベルにさせ
るために、ＸアドレスデコーダＸＤＣＲの出力端子とメ
モリアレイの各ワード線との間にディプレッション型Ｍ
Ｏ３ＦＥＴＱＩＩないしＱ１２が設けられており、また
、各ワード線と書き込み電圧端子Ｖｌ）Ｐとの間には書
き込み高電圧負荷回路ＸＲが設けられている。書き込み
高電圧負荷回路ＸＲは、その詳細を図示しないが、端子
ｖｐｐと各ワード線との間にそれぞれ設けられた高抵抗
ポリシリコン層からなるような複数の高抵抗素子からな
る。

上記ディプレッション型ＭＯ３ＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５Ｖ系の内部書き込み制御信号ｗｅが供給される。

読み出し動作なら、内部書き込み制御信号ｗｅははＶ５
Ｖのハイレベルにされる。この場合、ＭＯ３ＦＥＴＱＩ
　１ないしＱ１２のすべては、ＸアドレスデコーダＸＤ
ＣＲから出力される５ｖ系の選択信号に対してオン状態
にされる。それ故に、ＸアドレスデコーダＸＤＣＲの出
力がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号マτは、は−
ＯＶのロウレベルにされる。この場合、例えば、Ｘアド
レスデコーダＸＤＣＲから出力される信号のうち、ワー
ド線Ｗ１に対応される信号かは＼５■のハイレベル（選
択レベル）なら、ＭＯ３ＦＥＴＱＩ　１は、そのゲート
に加わる電圧がそのソースに加わる電圧に対して相対的
に負レベルにされるので自動的にオフ状態にされる。こ
れに応じて、ワード線Ｗ１は、回路ＸＲによってはへ暑
き込み電圧Ｖｐρのレベルのハイレベルにされる。これ
に対し、例えば、ＸアドレスデコーダＸＤＣＲのワード
線Ｗ２に対応される信号かはＶＱ■のロウレベルなら、
ＭＯ５ＦＥＴＱ１２はオン状態のままにされる。それ故
に、ワード線Ｗ２は、アドレスデコーダＸＤＣＲによっ
ては＼０■のロウレベルにされる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯ５ＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５Ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択ｆ８号は、カラムス
イッチ回路の制御のために利用される。ここで、カラム
スイッチ回路は、書き込み動作において、書き込み電圧
レベルの書き込み信号を伝送できる能力が必要とされる
。カラムスイッチＭＯ５ＦＥＴをにオンオフさせること
ができるようにするため、ＹアドレスデコーダＹＤＣＲ
の出力端子とカラムスイッチＭＯ３ＦＥＴのゲート、す
なわち、カラム選択線との間には、ディプレッション型
ＭＯ３ＦＥＴＱ１３〜Ｑ１５が配置されている。これら
ＭＯ３ＦＥＴＱＩ　３ないしＱ１５のゲートには、前記
ＭＯＳＦＥＴＱＩ　１ないしＱ１２と同様に、内部書き
込み制御信号τが供給される。カラム選択線のそれぞれ
と、特に制限されないが、上記高電圧端子Ｖｌ）＋１と
の間には、書き込み高電圧負荷回路ＹＲが設けられてい
る。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路は、高電圧ｖｐｐのレベルにレベル変換された書
き込み信号によって制御される書き込、’ｔ、ＭＯ３Ｆ
ＥＴを介して書き込み電圧Ｖｌ）Ｉ）を送出する。この
出力回路は、書き込みパルスマ１−かはＶ５Ｖのような
ハイレベル（読み出し動作）なら、その出力インピーダ
ンスが高インピーダンス状態となるようにされる。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出カバソファカラ構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ。

バイアス回路は、その動作状態においてバイアス電流を
出力する。

バイアス回路は、適当なレベル検出機能を持つようにさ
れる。これによって、データ出力回路Ｄ○Ｂの入力レベ
ルが所定電位以下の時にバイアス電流が形成され、入力
レベルが所定電位に達するとバイアス電流が実質的に０
になるようにされる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧じ０”）をもっている場合、共通データ
線ＣＤと回路の接地点との間に直流電流通路が形成され
ない。この場合、共通データ線ＣＤは、センスアンプか
らの電流供給によって比較的ハイレベルにされる。セン
スアンプにおけるバイアス回路からのバイアス電流の供
給は、共通データ線ＣＤが所定電位に達すると実質的に
停止される。それ故に、共通データ線のハイレベルは、
比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
ＯＳ　Ｆ　ＥＴ、データ線、選択されたメモリセル及び
ＭＯ３ＦＥＴＱＩ　Ｏを介する直流電流経路が形成され
る。それ故に、共通データ線ＣＤは、バイアス回路から
供給されるバイアス電流にかかわらずにロウレベルにさ
れる。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す。すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線ＣＤの一方のレベルが他方のレ
ベルへ変化させられるまでの時間を短くすることができ
る。

データ出力回路ＤＯＢにおける出力バッファは、その動
作が読み出し制御信号０θによって制御されるように構
成される。出カバソファは、制御信号ｏｅがは＼５Ｖの
ようなハイレベルなら、センスアンプから供給される信
号と対応するレベルのデータ信号を外部端子Ｉ１０に出
力する。これに対し、出力バッファは、制御信号Ｏｅが
はｘ’　ｏ　ｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出カバソフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

制御回路ＣＯＮ　’１’は、電源電圧ＶＣＣによって動
作状態にされ、外部端子から供給される書き込み高電圧
Ｖｌ）［）、チップイネーブル信号ＣＥ、出力イネーブ
ル信号ＯＥ及びプログラム信号ＰＧＭに応じて各種の制
御信号を形成する。

第２図には、上記ＹアドレスバッファＹＡＤＢの単位回
路ＵＹＡＤＢの一実施例の回路図が示されている。

外部端子から供給されるアドレス信号ＡＹｉは、図示し
ない静電破壊防止回路を介してノア（Ｎ。

Ｒ）ゲート回路Ｇ１の一方の入力端子に供給される。こ
のノアゲート回路Ｇ１の他方の入力端子には、内部子ツ
ブイネーブル信号−が供給される。

これによって、内部チップイネーブル信号τ；がロウレ
ベルにされたメモリアクセス状態において、ノアゲート
回路Ｇ１を通してアドレス信号ＡＹｉの取り込みが行わ
れる。

この実施例では、ワード線選択動作タイミングとはＮ°
同期して、データ線の切り換えを行うため、次の遅延回
路が設けられる。すなわち、上記ノアゲート回路Ｇ１の
出力信号は、縦列形態にされたインバータ回路Ｎ１ない
しＮ５と、上記インバータ回路Ｎ２とＮ３の出力端子に
それぞれ設けられた遅延用のキャパシタとからなる第１
の遅延回路によって遅延される。上記ノアゲート回路Ｇ
１は、アトＬメス１゛Ｒ号ＡＹｉの取り込み時には実質
的にインバータ回路としての動作を行うため、上記第１
の遅延回路からは、アドレス信号ＡＹｉと同相の遅延さ
れた内部アドレス信号が形成される。

この実施例では、データ線の多重選択動作行わせるため
に、上記第１の遅延回路の出力回路であるインバータ回
路Ｎ５の出力信号は、一方においてノアゲート回路Ｇ２
とナンド（ＮＡＮＤ）ゲート回路Ｇ３の一方の入力端子
に供給される。上記インバータ回路Ｎ５の出力信号は、
他方において第２の遅延回路によって更に遅延される。

すなわち、第２の遅延回路は、縦列形態にされたインバ
ータ回路Ｎ６ないしＮ９と、上記インバータ回路Ｎ６、
Ｎ７の出力端子にそれぞれ設けられた遅延用のキャパシ
タとから構成される。上記第２の遅延回路の出力回路で
あるインバータ回路Ｎ９の出力信号は、上記ノアゲート
回路Ｇ２とナントゲート回路Ｇ３の他方の入力端子に供
給される。上記第１及び第２の遅延回路の合計の遅延時
間は、特に制・限されないが、ワード線の選択動作のは
ソ°同期したタイミングになるような遅延時間に設定さ
れる。上記ノアゲート回路Ｇ２の出力信号は、インバー
タ回路ＮＩＯによって反転されることによって、外部端
子から供給されるアドレス信号ＡＹｉに対して遅延され
た同相の内部アドレス信号ａｙｉが形成される。上記ナ
ントゲート回路Ｇ３の出力信号は、インバータ回路ＮＩ
ＬとＮ１２を介して出力されることによって、上記外部
アドレス信号ＡＹｉに対して遅延された逆相の内部アド
レス信号子７１が形成される。上記内部相補アドレス信
号ａｙｉ及びａｙｉは、図示しないナントゲート（論理
積回路）により構成されたＹテコ−１回路ＹＤＣＲに供
給される。

この実施例のメモリ選択動作を第３図に示したタイミン
グ図を参照して説明する。

図示しないチップイネーブル信号ＣＥがロウレベルにさ
れたチップ選択状態において、カラム（Ｙ）系のアドレ
ス信号ＡＹｉがロウレベルとき、反転の内部アドレス信
号ａｙｉはハイレベルに、非反転の内部アドレス信号ａ
ｙｉがロウレベルにされている。この状態で、例えばカ
ラム選択信号Ｙ１がハイレベルの選択状態であるとする
。また、ワード線Ｗ１が選択状態であるとする。

この状態において、例えば上記カラムアドレス（＝号Ａ
ｙｔのみをロウレベルからハイレベルに変化させると、
第１の遅延回路の出力信号が時間Ｔ１だけ遅れてロウレ
ベル（論理“０”）かラハイレベル（論理“１″）に変
化する。これによって、ノアゲート回路Ｇ２の出力信号
がロウレベルとなるため、非反転の内部アドレス信号ａ
ｙＬは、外部アドレス信号ＡＹｉに対して上記時間Ｔ１
だけ遅れてロウレベルからハイレベルに変化する。した
がって、上記非反転の内部アドレス信号ａｙｉのロウレ
ベルによって非選択とされていた例えばカラム選択信号
Ｙ２がハイレベルの選択レベルにされる。このとき、反
転のアドレス信号ａｙｉは、第２の遅延回路の出力信号
がロウレベルに維持されていることによって、ハイレベ
ルの選択レベルを維持する。これによって、上記カラム
選択信号Ｙ１がハイレベルのままとされる。したがって
、第２の遅延回路の出力信号が時間Ｔ２後にハイレベル
にされる迄の間、上記ナンドゲ−１・回路Ｇ３の出力信
号がハイレベルのままにされるため、上記２つのカラム
選択信号Ｙ１とＹ２が共に選択レベルに維持される。こ
れによって、例えば第１図に示した上記カラム選択信号
Ｙ１とＹ２に対応された２つのデータ線Ｄ１とＤ２が共
通データ線ＣＤに結合されるという多重選択動作が行わ
れることになる。なお、上記時間ＴＩとＴ２の経過後に
、ワード線Ｗ１がＷ２に切り換えられる。言い換えるな
らば、ワード線は、その負荷が重くされる結果、アドレ
ス信号の切り換えからワード線の切り換えに、上記時間
ＴＩとＴ２を費やすことになるものである。

上記のようなデータ線の多重選択によって、例えば、前
記チェッカーパターンの読み出し動作において、ワード
線Ｗ１が選択状態のときデータ線ＤＩに論理″１″が読
み出され、データ線Ｄ２に論理“０”が読み出されいた
場合、ワード線がＷｌからＷ２に切り換わる前の上記多
重選択期間に、データ線Ｄ１の８！１理“１”とデータ
線Ｄ２の論理“０”とが短絡されて、共通データ線ＣＤ
の電位をそのは＼゛中間レしベにする。したがって、ワ
ード線ＷｌがＷ２に切り換えられ、データ線Ｄ２が選択
されて論理“１”の読み出し動作において、上記共通デ
ータ線ＣＤの電位はは！中間レベルがら論理“１”に従
った電位にしか変化しないため、センスアンプやデータ
出力回路が前述のように上記論理“０”に応答した反転
レベルを形成することがなく、高速に上記論理“１”に
対応した出力信号を形成するものとなる。

また、上記アドレス信号の切り換え時においてデータ線
の選択動作を早くすることによって、早いタイミングで
次に選択すべきデータ線にセンス電流を流すとこができ
る。これによって、データ線が非選択時に論理“１”が
読み出されていた場合、論理“０”を読み出すためのデ
ータ線のチャージアップが早くできるため、論理“０″
読み出しを高速に行うとこができる。

なお、外部アドレス信号ＡＹｉをハイレベルからロウレ
ベルに変化させると、上記の場合とは逆に、第１の遅延
回路の遅延時間Ｔ１が経過の後に、その出力信号がロウ
レベルにされるため、ナントゲート回路Ｇ３の出力信号
がロウレベルからハイレベルに変化して、反転のアドレ
ス信号ａｙｉをロウレベルからハイレベルに立ち上げる
。同様に早くハイレベルに立ち上がる他の内部アドレス
信号とにより、例えばカラム選択信号Ｙ３をハイレベル
に立ち上げる。そして、第２の遅延回路の遅延時間Ｔ２
の経過の後に、ノアゲート回路Ｇ２の入力信号が共にロ
ウレベルになって、ハイレベルの出力信号を形成する。

これによって、非反転の内部アドレス信号ａｙｉは、遅
れてハイレベルからロウレベルに変化して、カラム選択
信号Ｙ２をロウレベルの非選択レベルとする。これによ
って、上記遅延時間Ｔ２の間、カラム選択信号Ｙ２とＹ
３が共に選択レベルにされ、上記データ線の多重選択が
行われる。

（１）ワーストケースとしてのチェッカーパターンのよ
うな記憶情報の読み出しり３作において、データ線の多
重選択期間を設けることによって、共通データ線の電位
を最悪でも中間電位までにしか変化させないから、セン
スアンプやデータ出力回路の一時的な反転読み出しを防
止することができる。

これによって、高速読み出し動作化を図ることができる
という効果が得られる。

（２）上記（１）により、メモリ選択切り換え中にデー
タ出力回路の一時的なレベル反転動作を防止することが
できるため、電源線や回路の接地線のノイズの発生を防
止することができる。これによって、比較的小さな読み
出し信号のレベル判定を行うセンスアンプの動作マージ
ンを大きくできるという効果が得られる。

（３）　ｉＭ　択すべきデータ線の早いタイミングで選
択することによって、そのデータ線に早いタイミングで
電流供給を行うことができる。これによって、論理“０
”　（高いしきい値電圧を持つメモリセル）の読み出し
動作を速くできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部アドレス
信号のロウレベルによって選択信号を形成するようなデ
コーダ回路、例えばノア（論理和）ゲート回路を用いる
場合には、上記第２図の実施例回路とは逆のタイミング
で相補アドレス信号が変化するようにすればよい。

また、メモリセルを構成する記憶素子としては、電気的
に消去が行われるようなＭＮＯＳトランジスタを用いる
もの、あるいは記１．住用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを形成
するためのマスクパターンの変更によって高いしきい値
電圧と低いしきい値電圧を持つようにするものであって
もよい。

」二元Ｅ　Ｐ　ＲＯＭ及びＥ　Ｅ　Ｐ　ＲＯＭ又はマス
クＲＯＭは、１チツプのマイクロコンピュータのような
半導体集積回路装置に内蔵されるものであってもよい。

〔利用分野〕

この発明は、ＥＰＲＯＭ、ＥＥＰＲＯＮｌ及びマスクＲ
ＯＭ等のように記憶情報に従った高いしきい値電圧と低
いしきい値電圧を持つようにされた記憶素子を含む半導
体記憶装置に広（利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、そのアドレスバッファの単位回路の一実施例
を示す回路図、 第３図は、その動作の一例を説明するためのタイミング
図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、ＮＩ−ＡＲＹ・・メモリアレイ、ＸＲ，ＹＲ・・高
電圧負荷回路、ＤＯＢ・・データ出力回路、ＤＩＢ・・
データ大刀回路、Ｃ０ＮＴ・・制御回路、ＡＹＡＤＢ・
・単位回路代理人弁理士　小川　勝男／゛１°”ゝ（・ ＼ニー 第１図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従って高いしきい値電圧か低いしきい値
   電圧を持つようにされた記憶素子がマトリックス配置さ
   れて構成されたメモリアレイと、上記メモリアレイのデ
   ータ線を共通データ線に接続するカラムスイッチ回路と
   、上記カラムスイッチ回路に供給される選択信号として
   、非選択から選択への切り換えを早くし、選択から非選
   択への切り換えを遅くしてデータ線の多重選択期間を行
   わせるアドレス選択回路とを含むことを特徴とする半導
   体記憶装置。 ２、上記データ線の多重選択を行わせる回路は、カラム
   系アドレス信号を受けて内部反転アドレス信号と非反転
   アドレス信号を形成するアドレスバッファにおいて、デ
   コーダ回路を構成する論理ゲート回路における選択レベ
   ルへの立ち上がりを早くし、非選択レベルへの立ち下が
   りを遅くするものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３、上記記憶素子は、コントロールゲートとフローティ
   ングゲートとを有し、フローティングゲートに電荷を取
   り込むことにより情報記憶を行う不揮発性半導体記憶素
   子であることを特徴とする特許請求の範囲第１又は第２
   項記載の半導体記憶装置。